• Pojdi na glavno stran TINA in splošne informacije 

• Simulacija VHDL
• Verilog Simulation
• Verilog-A & AMS Simulacija
• Simulacija SystemVerilog
• SystemC Simulacija

VHDL-AMS je razširitev jezika za opis strojne opreme VHDL, ki je prav tako vključen v TINA. Vključuje Analog in Mpopravljen-Signal razširitve (AMS) za povsem digitalni jezik VHDL za simulacijo analognih in mešanih signalnih sistemov. Več primerov vezij najdete v mapi Primeri\HDL\VHDL-AMS v TINA.

Primer VHDL-AMS: