Similizimi i Sistemit Elektronik të Verilogut

Similizimi i Sistemit Elektronik të Verilogut

Jump to TINA Main Page & General Information 

TINA gjithashtu përfshin një motor të fuqishëm dixhital Verilog simulimi. Avantazhi i Verilog në krahasim me VHDL është më e lehtë për të mësuar dhe kuptuar, por ka më shumë karakteristika në VHDL.

TINA mund të përkthejë modelet Verilog dhe komponentët e tjerë dixhital në kodin VHDL të synthesizable dhe, duke përdorur softuerin e Xilinx's Webpack, ju mund të gjeneroni skedarin e bit stream që përshkruan zbatimin e dizajnit dhe pastaj ngarkoni atë në patate të skuqura Xilinx FPGA.

Qarku i mëposhtëm krahason të njëjtin qark të shtresës së plotë duke përdorur VHDL dhe Verilog.
Digital Verilog Simulation, imazhi 1

Pjesa skematike është e njëjtë, vetëm kodet në makro janë të ndryshme.

Ju mund të dyfishtë klikoni VHDL ose macet Verilog dhe shtypni Enter Macro për të parë detajet e plota dhe për të redaktuar kodin nëse dëshironi:

Pjesët thelbësore janë shumë të ngjashme:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Nëse përdorni Analizën e Kohës Dixhitale nga menyja e Analizës. Diagrama e mëposhtme do të shfaqet:

Ju mund të shihni se sinjalet e prodhimit nga të dy modelet janë saktësisht të njëjta.