Simulimi Digital VHDL me TINACloud

VHDL (VHSIC (Gjuhët e Përshkrimit të Pajisje fizike me shumë shpejtësi të lartë) është një IEEE-standard për gjuhën e përshkrimit të pajisjeve të përdorura nga hartuesit elektronikë për të përshkruar dhe simuluar patate të skuqura dhe sistemet e tyre përpara fabrikimit.

TINACloud tani përfshinë një motor të fuqishëm dixhital simulimi VHDL. Circuitdo qark dixhital në TINACloud mund të shndërrohet automatikisht një kod VHDL dhe të analizohet si një dizajn VHDL. Përveç kësaj, ju mund të analizoni gamën e gjerë të pajisjeve në dispozicion në VHDL dhe të përcaktoni përbërësit tuaj dixhital dhe harduerin në VHDL. Avantazhi i madh i VHDL nuk është vetëm se është një standard IEEE, por gjithashtu që mund të realizohet automatikisht në pajisjet logjike të programueshme siç janë FPGA dhe CPLD.

TINACloud mund të gjenerojë një kod VHDL të sintetizueshëm së bashku me skedarin përkatës UCF nëse kutia e zgjedhjes Kodi i sintetizueshëm i gjenerimit është vendosur në menunë Analiza / Opsionet. Mund të ruani skedarët e krijuar VHD dhe UCF me komandën "Krijoni Skedar VHD & UCF" në menunë T&M. Ju mund t'i lexoni këto skedarë me programin falas Webpack të Xilinx, të krijoni skedarin me bit-stream që përshkruan zbatimin e dizajnit dhe pastaj ta ngarkoni atë në patate të skuqura Xilinx FPGA.

Shembull: Qarku i mëposhtëm është një numërues i përcaktuar në VHDL.

Run online simulim me TINACloud duke klikuar në foto

Running Analysis / Digital VHDL simulimi, jep diagramin e mëposhtëm:

Simulimi Digital VHDL, imazhi 3

Nëse klikoni në bllokun "Counter" dhe në vijën HDL shtypni butonin you mund të shihni kodin VHDL që përcakton Counter

biblioteka dmth; përdorni ieee.std_logic_1164.all; përdorni ieee.std_logic_arith.all; ------------------------------------------------------ - Numëruesi ENTITY është port (ora: në std_logic; qartë: në std_logic; QA, QB, QC, QD: jashtë std_logic); Banak i FUNDIT; ------------------------------------------------------ - ARKITEKTURA behv e counter është sinjali Pre_Q: i pa nënshkruar (3 në 0); BEGIN - përshkrimi i sjelljes i procesit të numëruesit (ora, qartë) fillon nëse është e qartë = '1' atëherë Pre_Q <= "0000"; elsif (ora = '1' dhe ora 'prapa) pastaj QA <= Pre_Q (0); QB <= Para_Q (1); QC <= Para_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; mbaron nëse; procesi përfundimtar; FUND behv; 

Në TINA ju mund të ndryshoni kodin VHDL dhe të shihni efektin menjëherë.

Ndrysho vijën Pre_Q <= Pre_Q + 1; më sipër Pre_Q <= Pre_Q + 2; dhe mbyllni dialogun.

Tani Analiza / VHDL Digital simulimi jep diagramin e mëposhtëm:

Simulimi dixhital vhdl, imazhi 4
    X
    I lumtur që të kemi DesignSoft
    Lejon të bisedoni nëse keni nevojë për ndonjë ndihmë për të gjetur produktin e duhur ose keni nevojë për mbështetje.
    wpchatıco