Simulimi Digital VHDL me TINACloud

VHDL (VHSIC (Gjuhët e Përshkrimit të Pajisje fizike me shumë shpejtësi të lartë) është një IEEE-standard për gjuhën e përshkrimit të pajisjeve të përdorura nga hartuesit elektronikë për të përshkruar dhe simuluar patate të skuqura dhe sistemet e tyre përpara fabrikimit.

TINACloud tani përfshin një motor të fuqishëm digjital VHDL. Çdo qark dixhital në TINACloud mund të konvertohet automatikisht një kod VHDL dhe të analizohet si një dizajn VHDL. Përveç kësaj, ju mund të analizuar gamë të gjerë të pajisjeve në dispozicion në VHDL dhe të përcaktojë tuaj komponentët dixhitale dhe hardware në VHDL. Avantazhi i madh i VHDL nuk është vetëm se është një standard IEEE, por gjithashtu mund të realizohet automatikisht në pajisje logjike të programueshme si FPGA dhe CPLD.

TINACloud mund të gjenerojë një kod VHDL sintetizues së bashku me skedarin përkatës UCF nëse kodi i gjenerimit të sintetizueshëm të kodit është vendosur në menunë Analiza / Opsionet. Mund të ruani skedarët VHD dhe UCF të krijuara me komandën "Krijo VHD & UCF ​​File" në menunë T & M. Ju mund t'i lexoni këto skedarë me softuerin e lirë të Xilinx, Webpack, të gjeneroni skedarin bit-stream që përshkruan zbatimin e dizajnit dhe pastaj ngarkoni atë në patate të skuqura Xilinx FPGA.

Shembull: Qarku i mëposhtëm është një numërues i përcaktuar në VHDL.

Run online simulim me TINACloud duke klikuar në foto

Running Analysis / Digital VHDL simulimi, jep diagramin e mëposhtëm:

Simulimi Digital VHDL, imazhi 3

Nëse klikoni në "Counter" bllok dhe në linjë HDL shtypni butonin ... ju mund të shihni kodin VHDL që përcakton Counter

bibliotekë ieee; përdorni ieee.std_logic_1164.all; përdorni ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY counter është port (ora: në std_logic; qartë: në std_logic; QA, QB, QC, QD: jashtë std_logic); Counter END; -------------------------------------------------- - ARHITEKTURA behv e counter është sinjal Pre_Q: unsigned (3 downto 0); BEGIN - Përshkrimi i sjelljes së procesit të kundërzës (ora, e qartë) fillon nëse qartë = '1' pastaj Pre_Q <= "0000"; elsif (clock = '1' dhe clock'event) pastaj QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; fund nëse; fund; END behv; 

Në TINA ju mund të ndryshoni kodin VHDL dhe të shihni efektin menjëherë.

Ndrysho vijën Pre_Q <= Pre_Q + 1; më sipër Pre_Q <= Pre_Q + 2; dhe mbyllni dialogun.

Tani Analiza / VHDL Digital simulimi jep diagramin e mëposhtëm:

Simulimi dixhital vhdl, imazhi 4