Simulimi VHDL në TINA përfshihet në të gjitha versionet

Simulimi VHDL në TINA përfshihet në të gjitha versionet

VHDL (VHSIC (Gjuhët e Përshkrimit të Pajisje fizike me shumë shpejtësi të lartë) është një IEEE-standard për gjuhën e përshkrimit të pajisjeve të përdorura nga hartuesit elektronikë për të përshkruar dhe simuluar patate të skuqura dhe sistemet e tyre përpara fabrikimit.

Versionet TINA 7 dhe më të lartë tani përfshijnë një motor të fuqishëm dixhital VHDL simulimi. Çdo qark dixhital në TINA mund të konvertohet automatikisht një kod VHDL dhe të analizohet si një dizajn VHDL. Përveç kësaj, ju mund të analizuar gamë të gjerë të pajisjeve në dispozicion në VHDL dhe të përcaktojë tuaj komponentët dixhitale dhe hardware në VHDL. Avantazhi i madh i VHDL nuk është vetëm se është një standard IEEE, por gjithashtu mund të realizohet automatikisht në pajisje logjike të programueshme si FPGA dhe CPLD.

TINA mund të gjenerojë një kod VHDL sintetizues së bashku me skedarin përkatës UCF nëse kodi i gjenerimit të sintetizueshëm të kodit është vendosur në menunë Analiza / Opsionet. Mund të ruani skedarët VHD dhe UCF të krijuara me komandën "Krijo VHD & UCF ​​File" në menunë T & M. Ju mund t'i lexoni këto skedarë me softuerin e lirë të Xilinx, Webpack, të gjeneroni skedarin bit-stream që përshkruan zbatimin e dizajnit dhe pastaj ngarkoni atë në patate të skuqura Xilinx FPGA.

Shembull: Qarku i mëposhtëm është një numërues i përcaktuar në VHDL.
Simulimi Digital VHDL, imazhi 1
Running Analysis / Digital VHDL simulimi, jep diagramin e mëposhtëm:
Simulimi VHDL, imazhi 2
Nëse ju klikoni dy herë në Bllokun e Kontrollit në TINA dhe shtypni butonin Enter Macro ju mund të shihni kodin VHDL që përcakton Counter:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

Në TINA ju mund të ndryshoni kodin VHDL dhe të shihni efektin menjëherë.

Ndrysho vijën Pre_Q <= Pre_Q + 1; më sipër Pre_Q <= Pre_Q + 2; dhe mbyllni dialogun.

Tani Analiza / Simulimi Digital VHDL jep diagramin e mëposhtëm

Ju gjithashtu mund të studioni këtë qark në TINA's Modaliteti Interaktiv.