Верилог А и АМС симулација

Jump to TINA Main Page & General Information

Данас се најчешће користи језик за описивање електроничких кола и модела уређаја Spice нетлист формат (КСНУМКС). Међутим Spice Нетлисти су често тешко читати и разумјети, а недостаје им много функционалности програмских језика које би инжењери требали при креирању модела и симулације.

Релативно нови Верилог-А језик (КСНУМКС) обезбеђује алтернативну методу са лако читљивом синтаксом стила Ц програмског језика. Тако је Верилог-А погодан наследник SPICE нетлистс за описивање топологије кола.

Још софистициранија метода описивања склопа електронике која садржи и аналогне и дигиталне компоненте је језик Верилог-АМС. Као што смо раније приметили, Верилог-АМС је дериват чисто дигиталног Верилога, проширеног чисто аналогним Верилог А и интерфејсом за повезивање аналогног и дигиталног дела.

Вецина библиотека уредјаја ТИНА-а је у Spice нетлист формат. Међутим, већ можете креирати и увозити моделе и поставити ТИНА макрое у Верилог-А и Верилог-АМС формат. Можете пронаћи неколико примера језика, модела уређаја и кола у Примери\ХДЛ\Верилог-А Примери\ХДЛ\Верилог-АМС фасцикле ТИНА.

Верилог-АМС пример:

Следећи круг садржи макро дигитални аналогни конвертор (ДАЦ) са серијским периферним интерфејсом (СПИ) и макро тестног стола који генерише дигитални СПИ сигнал. ДАЦ модел је дефинисан у Верилог АМС-у. Занимљиво је да је тестна плоча на лијевој страни написана у ВХДЛ-у, што је примјер мијешања различитих ХДЛ-ова, али овдје ћемо се концентрирати на макету Верилог АМС на десној страни. Ово коло (ДАЦ ВАМС.ТСЦ) је укључено у ЕКСАМПЛЕСВерилог АМС фасциклу ТИНА.

У ТИНА-и можете видјети Верилог АМС код ДАЦ модела ако двапут кликнете на ДАЦ макро и притиснете типку Ентер Мацро.

Део кода је приказан испод:

Нећемо улазити у детаљну анализу кода. Ми само желимо да покажемо да у првом делу приказаном горе, ДА Верилог модул претвара серијски сигнал у аналогни сигнал (ВОУТА).

На крају горе приказаног макроа (у ТИНА-у можете да скролујете доле), позива се ДА модул и сигнал се изглађује једноставним опамп-ом и РЦ филтером користећи Верилог А упутства. Такође можете видети дефиницију кондензатора у фрагменту кода изнад.