VHDL Simulation i TINA ingår i alla versioner

Hoppa till TINA huvudsida & allmän information

VHDL (VHSIC (High Speed Integrated Circuits) Hårdvarubeskrivning Språk) är ett IEEE-standard maskinvarubeskrivningsspråk som används av elektroniska konstruktörer för att beskriva och simulera sina chips och system före tillverkningen.

TINA-versionerna 7 och högre innehåller nu en kraftfull digital VHDL-simuleringsmotor. Varje digital krets i TINA kan automatiskt konverteras till en VHDL-kod och analyseras som en VHDL-design. Dessutom kan du analysera det breda utbudet av maskinvara som finns i VHDL och definiera dina egna digitala komponenter och hårdvaror i VHDL. Den stora fördelen med VHDL är inte bara att det är en IEEE-standard, utan också det som kan realiseras automatiskt i programmerbara logiska enheter som FPGA och CPLD.

TINA kan generera en syntetiserbar VHDL-kod tillsammans med motsvarande UCF-fil om kryssrutan Generera syntetiserbar kod är markerad i menyn Analys / Alternativ. Du kan spara de skapade VHD- och UCF-filerna med kommandot "Skapa VHD & UCF-fil" i T&M-menyn. Du kan läsa dessa filer med Xilinx gratisverktyg Webpack, generera bit-stream-filen som beskriver implementeringen av designen och sedan ladda upp den till Xilinx FPGA-chips.

Exempel: Följande krets är en räknare, definierad i VHDL.

Running Analysis / Digital VHDL-simulering, ger följande diagram:

Om du dubbelklickar på räknarklockan i TINA och trycker på Enter Macro-knappen kan du se VHDL-koden som definierar räknaren:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;