Digital Verilog-simulering
Digital Verilog Electronic Circuit Simulation
Jump to TINA Main Page & General Information
- Verilog-A & AMS-simulering
- SystemVerilog Simulering
- VHDL Simulation
- VHDL-AMS-simulering
- SystemC Simulering
TINA innehåller också en kraftfull digital Verilog-simuleringsmotor. Fördelen med Verilog jämfört med VHDL att det är lättare att lära och förstå, det finns dock fler funktioner i VHDL.
TINA kan översätta Verilog-modellerna och de andra digitala komponenterna till syntetiserbar VHDL-kod och med Xilinxs Webpack-programvara kan du generera bitströmfilen som beskriver implementeringen av designen och sedan ladda upp den till Xilinx FPGA-chips.
Följande krets jämför samma samma adderkrets med VHDL och Verilog.
Den schematiska delen är densamma, endast koderna i makrona är olika.
Du kan dubbelklicka på VHDL eller Verilog-makronen och tryck på Enter Macro för att se fullständiga detaljer och redigera koden om du vill:
De väsentliga delarna är väldigt lika:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Om kör Digital Timing Analysis från analysmenyn. Följande diagram kommer att visas:
Du kan se att utsignalerna från båda modellerna är exakt samma ..