Digital VHDL Simulering med TINACloud

VHDL (VHSIC (High Speed ​​Integrated Circuits) Hårdvarubeskrivning Språk) är ett IEEE-standard maskinvarubeskrivningsspråk som används av elektroniska konstruktörer för att beskriva och simulera sina chips och system före tillverkningen.

TINACloud innehåller nu en kraftfull digital VHDL-simuleringsmotor. Alla digitala kretsar i TINACloud kan automatiskt konverteras till en VHDL-kod och analyseras som en VHDL-design. Dessutom kan du analysera det breda utbudet av maskinvara som finns i VHDL och definiera dina egna digitala komponenter och hårdvaror i VHDL. Den stora fördelen med VHDL är inte bara att det är en IEEE-standard, utan också det som kan realiseras automatiskt i programmerbara logiska enheter som FPGA och CPLD.

TINACloud kan generera en syntetiserbar VHDL-kod tillsammans med motsvarande UCF-fil om kryssrutan Generera syntetiserbar kod är inställd i menyn Analys / Alternativ. Du kan spara de skapade VHD- och UCF-filerna med kommandot "Skapa VHD & UCF-fil" i T & M-menyn. Du kan läsa dessa filer med Xilinx gratis verktyg Webpack, generera bitströmfilen som beskriver implementeringen av designen och ladda upp den sedan till Xilinx FPGA-chips.

Exempel: Följande krets är en räknare, definierad i VHDL.

Kör simuleringen online med TINACloud genom att klicka på bilden

Running Analysis / Digital VHDL-simulering, ger följande diagram:

Digital VHDL-simulering, bild 3

Om du klickar på "Counter" -blocket och i HDL-raden trycker du på knappen ... du kan se VHDL-koden som definierar räknaren

biblioteket ieee; använd ieee.std_logic_1164.all; använd ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-räknaren är port (klocka: i std_logic; clear: i std_logic; QA, QB, QC, QD: ut std_logic); END-räknare; -------------------------------------------------- - ARCHITEKTUR vid räknaren är signal Pre_Q: unsigned (3 downto 0); BEGIN - beteendebeskrivning av räkneprocessen (klocka, rensa) börjar om det är klart = '1' sedan Pre_Q <= "0000"; elsif (klocka = '1' och clock'event) då QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; sluta om avsluta process; END behv; 

I TINA kan du ändra VHDL-koden och se effekten omedelbart.

Ändra linjen Pre_Q <= Pre_Q + 1; ovan till Pre_Q <= Pre_Q + 2; och stäng dialogrutan.

Nu ger analys / digital VHDL-simulering följande diagram:

Digital vhdl-simulering, bild 4