การจำลองวงจรอิเล็กทรอนิกส์ดิจิตอล Verilog

การจำลองวงจรอิเล็กทรอนิกส์ดิจิตอล Verilog

Jump to TINA Main Page & General Information 

TINA ยังมีเครื่องมือจำลองสถานการณ์ Verilog ระบบดิจิตอลที่ทรงพลังอีกด้วย ข้อดีของ Verilog เมื่อเทียบกับ VHDL นั้นง่ายต่อการเรียนรู้และเข้าใจ แต่มีคุณสมบัติเพิ่มเติมใน VHDL

TINA สามารถแปลรุ่น Verilog และส่วนประกอบดิจิตอลอื่น ๆ เพื่อสังเคราะห์รหัส VHDL และใช้ซอฟต์แวร์ Webpack ของ Xilinx คุณสามารถสร้างไฟล์บิตสตรีมที่อธิบายการใช้งานการออกแบบแล้วอัปโหลดไปยังชิป Xilinx FPGA

วงจรต่อไปนี้เปรียบเทียบวงจรบวกทั้งหมดเดียวกันโดยใช้ VHDL และ Verilog
Verilog Digital Simulation, รูปภาพ 1

ส่วนแผนผังมีความเหมือนกันมีเพียงรหัสในมาโครเท่านั้นที่แตกต่างกัน

คุณสามารถดับเบิลคลิก VHDL หรือมาโคร Verilog และกด Enter Macro เพื่อดูรายละเอียดแบบเต็มและแก้ไขรหัสหากคุณต้องการ:

ชิ้นส่วนสำคัญคล้ายกันมาก:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
หากเรียกใช้การวิเคราะห์เวลาแบบดิจิทัลจากเมนูการวิเคราะห์ แผนภาพต่อไปนี้จะปรากฏขึ้น:

คุณสามารถเห็นได้ว่าสัญญาณเอาต์พุตจากทั้งสองรุ่นเหมือนกันทุกประการ ..