VHDL Simulation ใน TINA รวมอยู่ในทุกเวอร์ชั่น

VHDL Simulation ใน TINA รวมอยู่ในทุกเวอร์ชั่น

VHDL (VHSIC (วงจรรวมความเร็วสูงมาก) คำอธิบายฮาร์ดแวร์ภาษา) เป็นคำอธิบายฮาร์ดแวร์มาตรฐาน IEEE - ภาษาที่ใช้โดยนักออกแบบอิเล็กทรอนิกส์เพื่ออธิบายและจำลองชิปและระบบของพวกเขาก่อนที่จะมีการประดิษฐ์

TINA รุ่น 7 และสูงกว่าตอนนี้รวมถึงเครื่องมือจำลอง VHDL ระบบดิจิตอลที่ทรงพลัง วงจรดิจิตอลใด ๆ ใน TINA สามารถแปลงรหัส VHDL โดยอัตโนมัติและวิเคราะห์เป็นการออกแบบ VHDL นอกจากนี้คุณสามารถวิเคราะห์ฮาร์ดแวร์หลากหลายที่มีอยู่ใน VHDL และกำหนดส่วนประกอบดิจิทัลและฮาร์ดแวร์ของคุณเองใน VHDL ข้อได้เปรียบที่ยอดเยี่ยมของ VHDL ไม่เพียง แต่เป็นมาตรฐาน IEEE เท่านั้น แต่ยังสามารถรับรู้ได้โดยอัตโนมัติในอุปกรณ์ตรรกะที่ตั้งโปรแกรมได้เช่น FPGA และ CPLD

TINA สามารถสร้างรหัส VHDL ที่สังเคราะห์ได้พร้อมกับไฟล์ UCF ที่เกี่ยวข้องหากสร้างช่องทำเครื่องหมายสร้างรหัสที่สามารถสังเคราะห์ได้ในเมนูการวิเคราะห์ / ตัวเลือก คุณสามารถบันทึกไฟล์ VHD และ UCF ที่สร้างด้วยคำสั่ง“ สร้าง VHD & UCF ​​ไฟล์” ในเมนู T&M คุณสามารถอ่านไฟล์เหล่านี้ด้วย Webpack ยูทิลิตี้ฟรีของ Xilinx สร้างไฟล์บิตสตรีมอธิบายการใช้งานการออกแบบแล้วอัปโหลดไปยังชิป Xilinx FPGA

ตัวอย่าง: วงจรต่อไปนี้เป็นตัวนับที่กำหนดไว้ใน VHDL
Digital VHDL Simulation, ภาพ 1
การวิเคราะห์การทำงาน / การจำลอง VHDL แบบดิจิทัลแสดงแผนภาพต่อไปนี้:
VHDL การจำลองภาพ 2
หากคุณดับเบิลคลิกที่ตัวนับบล็อกใน TINA และกดปุ่ม Enter Macro คุณจะเห็นรหัส VHDL ที่กำหนดตัวนับ:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

ใน TINA คุณสามารถเปลี่ยนรหัส VHDL และดูผลทันที

เปลี่ยนสาย Pre_Q <= Pre_Q + 1; ด้านบนเพื่อ Pre_Q <= Pre_Q + 2; และปิดกล่องโต้ตอบ

ขณะนี้การจำลองการวิเคราะห์ / Digital VHDL ให้ไดอะแกรมต่อไปนี้

คุณยังสามารถศึกษาวงจรนี้ใน TINA's โหมดโต้ตอบ.