3 ทรานซิสเตอร์แบบแยกสนามผล (JFET)

ทรานซิสเตอร์แบบแยกสนามผล (JFET)

MOSFET มีข้อได้เปรียบเหนือทรานซิสเตอร์เอฟเฟ็กต์สนามแม่เหล็ก (JETET) จำนวนมาก ยวดความต้านทานอินพุตของ MOSFET สูงกว่าของ JFET ด้วยเหตุผลนี้ MOSFET จึงถูกเลือกใช้ใน JFET สำหรับการใช้งานส่วนใหญ่ อย่างไรก็ตาม JFET ยังคงใช้ในสถานการณ์ที่ จำกัด โดยเฉพาะอย่างยิ่งสำหรับการใช้งานแบบอะนาล็อก

เราได้เห็นแล้วว่าการเพิ่มประสิทธิภาพของ MOSFET ต้องการแรงดันเกตที่ไม่เป็นศูนย์เพื่อสร้างช่องทางสำหรับการนำความร้อน ไม่มีกระแสไฟส่วนใหญ่ที่ผู้ให้บริการสามารถไหลระหว่างแหล่งที่มาและท่อระบายน้ำโดยไม่ต้องใช้แรงดันประตูที่ใช้ ในทางตรงกันข้าม JFET ควบคุมการนำกระแสไฟฟ้าของผู้ให้บริการส่วนใหญ่ในช่องทางที่มีอยู่ระหว่างสองผู้ติดต่อโอห์มมิก มันเป็นเช่นนี้โดยการเปลี่ยนแปลงความจุเทียบเท่าของอุปกรณ์

แม้ว่าเราจะเข้าใกล้ JFET โดยไม่ใช้ผลลัพธ์ที่ได้มาก่อนหน้านี้สำหรับ MOSFET แต่เราจะเห็นความคล้ายคลึงกันมากมายในการทำงานของอุปกรณ์ทั้งสองประเภท ความคล้ายคลึงกันเหล่านี้สรุปไว้ในส่วนที่ 6:“ การเปรียบเทียบ MOSFET กับ JFET”

แผนผังสำหรับโครงสร้างทางกายภาพของ JFET จะแสดงในรูปที่ 13 เช่นเดียวกับ BJT, JFET เป็นอุปกรณ์ปลายทางสามอย่าง มันมีเพียงหนึ่งเท่านั้น pn แยกระหว่างเกตและช่องมากกว่าสองช่องใน BJT (แม้ว่าจะมีสองช่อง pn ทางแยกที่แสดงในรูปที่ 13 สิ่งเหล่านี้เชื่อมต่อแบบขนานโดยการเดินสายขั้วประตูเข้าด้วยกัน พวกเขาสามารถถือว่าเป็นทางแยกเดียว)

พื้นที่ n-channel JFET แสดงในรูปที่ 14 (a) สร้างขึ้นโดยใช้แถบของ n- วัสดุประเภทที่มีสอง p- วัสดุประเภทกระจายเข้าไปในแถบหนึ่งในแต่ละด้าน p-channel JFET มีแถบของ p- วัสดุประเภทที่มีสอง n- วัสดุประเภทกระจายเข้าไปในแถบดังแสดงในรูปที่ 13 (b) รูปที่ 13 ยังแสดงสัญลักษณ์วงจร

หากต้องการรับข้อมูลเชิงลึกเกี่ยวกับการทำงานของ JFET ให้เราเชื่อมต่อ n-channel JFET ไปยังวงจรภายนอกดังแสดงในรูปที่ 14 (a) แรงดันไฟฟ้าเป็นบวก VDDถูกนำไปใช้กับท่อระบายน้ำ (ซึ่งคล้ายกับ VCC แหล่งจ่ายแรงดันสำหรับ BJT) และแหล่งที่มาจะถูกแนบไปกับทั่วไป (กราวด์) แรงดันไฟฟ้าของเกต VGGถูกนำไปใช้กับเกต (คล้ายกับ VBB สำหรับ BJT)

โครงสร้างทางกายภาพของ JFET

รูปที่ 13- โครงสร้างทางกายภาพของ JFET

VDD ให้แรงดันไฟฟ้าจากแหล่งระบาย vDSที่ทำให้เกิดการไหล iDเพื่อไหลจากท่อระบายน้ำไปยังแหล่งที่มา เนื่องจากชุมทางแหล่งที่มาเป็นแบบย้อนกลับลำเอียงผลลัพธ์ปัจจุบันของเกตที่ไม่มีศูนย์ กระแสไฟที่ไหลออกมา iDซึ่งเท่ากับแหล่งที่มาปัจจุบันมีอยู่ในช่องที่ล้อมรอบด้วย p- ประเภทประตู แรงดันไฟฟ้า Gate-to-source vGSซึ่งเท่ากับสร้าง a ภูมิภาคพร่อง ในช่องที่ลดความกว้างของช่อง ในทางกลับกันนี้จะเพิ่มความต้านทานระหว่างท่อระบายน้ำและแหล่งที่มา

JFET n- ช่อง

รูปที่ 14 - N-channel JFET ที่เชื่อมต่อกับวงจรภายนอก

เราพิจารณาการดำเนินการของ JFET ด้วย vGS = 0 ดังแสดงในรูปที่ 14 (b) กระแสไฟที่ไหลออกมา iDผ่าน n-channel จากท่อระบายน้ำไปยังแหล่งที่มาทำให้เกิดแรงดันไฟฟ้าลดลงพร้อมช่องทางที่มีศักยภาพสูงขึ้นที่ชุมทางประตูระบายน้ำ แรงดันบวกนี้ที่จุดต่อท่อระบายน้ำเกท pn แยกและสร้างพื้นที่พร่องดังแสดงโดยพื้นที่แรเงาสีเข้มในรูปที่ 14 (b) เมื่อเราเพิ่มมากขึ้น vDSกระแสระบายออก iDยังเพิ่มขึ้นตามที่แสดงในรูปที่ 15

การกระทำนี้ส่งผลให้พื้นที่พร่องใหญ่ขึ้นและเพิ่มความต้านทานช่องสัญญาณระหว่างท่อระบายน้ำและแหล่งกำเนิด เช่น vDS เพิ่มขึ้นอีกถึงจุดที่พื้นที่พร่องตัดช่องทางทั้งหมดที่ขอบท่อระบายน้ำและกระแสระบายออกถึงจุดอิ่มตัว ถ้าเราเพิ่มขึ้น vDS เกินจุดนี้, iD ค่อนข้างคงที่ มูลค่าของท่อระบายน้ำอิ่มตัวด้วย VGS = 0 เป็นพารามิเตอร์ที่สำคัญ มันคือ ความอิ่มตัวของแหล่งระบายออก, IDSS. เราพบว่ามันเป็น KVT2 สำหรับโหมดการพร่องแบบ MOSFET ดังที่เห็นได้จากรูปที่ 15 ที่เพิ่มขึ้น vDS เกินช่องที่เรียกว่านี้ หยิกปิด จุด (-VP, IDSS) ทำให้เพิ่มขึ้นเล็กน้อยใน iDและ iD-vDS ลักษณะโค้งเกือบแบนแล้ว (เช่น iD ยังคงค่อนข้างคงที่เป็น vDS เพิ่มขึ้นอีก) จำได้ว่า VT (ตอนนี้กำหนดไว้ VP) เป็นลบสำหรับ nอุปกรณ์ช่อง การดำเนินงานเกินกว่าจุดปิด - ปิด (ในบริเวณความอิ่มตัว) จะได้รับเมื่อแรงดันไฟฟ้าไหลออก VDSมากกว่า -VP (ดูรูปที่ 15) ตัวอย่างเช่นสมมติว่า VP = -4V ซึ่งหมายความว่าแรงดันไฟฟ้าของท่อระบายน้ำ vDSจะต้องมากกว่าหรือเท่ากับ - (- - 4V) เพื่อให้ JFET ยังคงอยู่ในภูมิภาคอิ่มตัว (ปฏิบัติการปกติ)

คำอธิบายนี้บ่งชี้ว่า JFET เป็นอุปกรณ์ประเภทพร่อง เราคาดว่าลักษณะของมันจะคล้ายกับมอสเฟตที่ลดลง อย่างไรก็ตามมีข้อยกเว้นที่สำคัญ: แม้ว่าจะเป็นไปได้ที่จะใช้งาน MOSFET ประเภทพร่องในโหมดการเพิ่มประสิทธิภาพ (โดยใช้บวก vGS ถ้าอุปกรณ์นั้นเป็น n-channel) นี่ไม่สามารถใช้งานได้ในอุปกรณ์ประเภท JFET ในทางปฏิบัติสูงสุด vGS จำกัด อยู่ที่ประมาณ 0.3V ตั้งแต่ pn- ทางแยกยังคงตัดกับแรงดันไปข้างหน้าขนาดเล็กนี้

รูปที่ 15 –– iD กับ vDS ลักษณะสำหรับ n-channel JFET (VGS = 0V)

3.1 JFET การเปลี่ยนแปลงของแรงดันไฟฟ้าแบบ Gate-to-Source

ในส่วนก่อนหน้านี้เราได้พัฒนา iD-vDS ลักษณะโค้งด้วย VGS = 0 ในส่วนนี้เราพิจารณาถึงความสมบูรณ์ iD-vDS ลักษณะสำหรับค่าต่างๆของ vGS. โปรดทราบว่าในกรณีของ BJT เส้นโค้งลักษณะ (iC-vCE) มี iB เป็นพารามิเตอร์ FET เป็นอุปกรณ์ควบคุมแรงดันไฟฟ้า vGS การควบคุม รูปที่ 16 แสดงให้เห็นถึง iD-vDS เส้นโค้งลักษณะสำหรับทั้ง n- ช่องและ p-channel JFET

รูปที่ 16-iD-vDS ลักษณะโค้งสำหรับ JFET

เมื่อเพิ่มขึ้น  (vGS เป็นลบมากขึ้นสำหรับ n-channel และเป็นบวกมากขึ้นสำหรับ p-channel) พื้นที่พร่องเกิดขึ้นและบรรลุการบีบออกสำหรับค่าที่ต่ำกว่าของ iD. ดังนั้นสำหรับ n-channel JFET ของรูปที่ 16 (a), สูงสุด iD ลดจาก IDSS as vGS ทำในเชิงลบมากขึ้น ถ้า vGS จะลดลงอีก (ลบเพิ่มเติม) ค่าของ vGS ถึงหลังจากที่ iD จะเป็นศูนย์โดยไม่คำนึงถึงมูลค่าของ vDS. ค่านี้ของ vGS ถูกเรียก VGS (OFF),หรือ แรงดันปิดหยิก (Vp) คุณค่าของ Vp เป็นลบสำหรับ n-channel JFET และค่าบวกสำหรับ p-channel JFET Vp สามารถเปรียบเทียบกับ VT สำหรับโหมดการพร่องแบบ MOSFET

3.2 JFET ลักษณะการถ่ายโอน

ลักษณะการถ่ายโอนเป็นพล็อตของกระแสระบาย iDเป็นฟังก์ชั่นของแรงดันไฟฟ้าจากแหล่งระบาย vDSมี vGS เท่ากับชุดของแรงดันไฟฟ้าคงที่ (vGS = -3V, -2, -1V, 0V ในรูปที่ 16 (a)) ลักษณะการถ่ายโอนเกือบเป็นอิสระจากค่าของ vDS ตั้งแต่หลังจากที่ JFET เอื้อมมือไป iD ยังคงค่อนข้างคงที่สำหรับการเพิ่มค่าของ vDS. ดังจะเห็นได้จาก iD-vDS เส้นโค้งของรูปที่ 16 ซึ่งแต่ละเส้นโค้งจะแบนโดยประมาณสำหรับค่าของ vDS>Vp.

ในรูปที่ 17 เราจะแสดงคุณสมบัติการถ่ายโอนและ iD-vDS ลักษณะสำหรับ n-channel JFET เราพล็อตเรื่องเหล่านี้ร่วมกัน iD แกนเพื่อแสดงวิธีรับหนึ่งจากอีก คุณสมบัติการถ่ายโอนสามารถรับได้จากส่วนขยายของ iD-vDS เส้นโค้งดังแสดงโดยเส้นประในรูปที่ 17 วิธีที่มีประโยชน์ที่สุดในการกำหนดลักษณะการถ่ายโอนในพื้นที่อิ่มตัวคือความสัมพันธ์ต่อไปนี้ (สมการ Shockley):


(16)

ดังนั้นเราจำเป็นต้องรู้เท่านั้น IDSS และ Vp เพื่อกำหนดลักษณะทั้งหมด เอกสารข้อมูลของผู้ผลิตมักให้พารามิเตอร์ทั้งสองนี้ดังนั้นจึงสามารถสร้างลักษณะการถ่ายโอนได้ Vp ในเอกสารข้อมูลจำเพาะของผู้ผลิตจะแสดงเป็น VGS (OFF). สังเกตได้ว่า iD อิ่มตัว (กล่าวคือกลายเป็นค่าคงที่) เป็น vDS เกินแรงดันไฟฟ้าที่จำเป็นสำหรับช่องที่จะบีบ นี่สามารถแสดงเป็นสมการได้ vDS นั่ง for แต่ละ โค้งดังต่อไปนี้:


(17)

As vGS กลายเป็นลบมากขึ้นการหยิกปิดเกิดขึ้นที่ค่าที่ต่ำกว่าของ vDS และความอิ่มตัวของสีจะลดลง พื้นที่ที่มีประโยชน์สำหรับการดำเนินการเชิงเส้นอยู่เหนือการบีบออกและต่ำกว่าแรงดันพังทลาย ในภูมิภาคนี้ iD อิ่มตัวและค่าของมันขึ้นอยู่กับ vGSตามสมการ (16) หรือคุณลักษณะการถ่ายโอน

รูปที่ 17 - เส้นโค้งลักษณะการถ่ายโอนของ JFET

การถ่ายโอนและ iD-vDS ลักษณะโค้งสำหรับ JFET ซึ่งแสดงในรูปที่ 17 แตกต่างจากเส้นโค้งที่สอดคล้องกันสำหรับ BJT เส้นโค้ง BJT สามารถแสดงเป็นระยะห่างเท่า ๆ กันสำหรับขั้นตอนสม่ำเสมอในฐานปัจจุบันเนื่องจากความสัมพันธ์เชิงเส้นระหว่าง iC และ iB. JFET และ MOSFET ไม่มีกระแสคล้ายกับกระแสฐานเนื่องจากกระแสเกตเป็นศูนย์ ดังนั้นเราถูกบังคับให้แสดงครอบครัวของเส้นโค้ง iD เมื่อเทียบกับ vDSและความสัมพันธ์นั้นไม่เชิงเส้นมาก

ความแตกต่างที่สองเกี่ยวข้องกับขนาดและรูปร่างของพื้นที่โอห์มมิกของเส้นโค้งลักษณะ จำได้ว่าในการใช้ BJT เราหลีกเลี่ยงการดำเนินการที่ไม่เป็นเชิงเส้นโดยหลีกเลี่ยงค่า 5% ที่ต่ำกว่าของ vCE (เช่น ภูมิภาคอิ่มตัว). เราเห็นว่าความกว้างของพื้นที่ ohmic สำหรับ JFET เป็นหน้าที่ของแรงดันไฟฟ้าระหว่างแหล่งกำเนิด พื้นที่โอห์มมิกค่อนข้างเป็นเส้นตรงจนกว่าเข่าจะเกิดการหยิก ภูมิภาคนี้เรียกว่า ภูมิภาค ohmic เพราะเมื่อมีการใช้ทรานซิสเตอร์ในภูมิภาคนี้มันจะทำตัวเหมือนตัวต้านทานโอห์มมิกซึ่งค่าจะถูกกำหนดโดยค่าของ vGS. เมื่อขนาดของแรงดันเกต - ทู - ซอร์สลดลงความกว้างของพื้นที่โอห์มมิกจะเพิ่มขึ้น นอกจากนี้เรายังสังเกตจากรูปที่ 17 ว่าแรงดันพังเป็นหน้าที่ของแรงดันไฟฟ้าจากประตูสู่แหล่งกำเนิด ในความเป็นจริงเพื่อให้ได้การขยายสัญญาณเชิงเส้นอย่างสมเหตุสมผลเราต้องใช้เฉพาะส่วนที่ค่อนข้างเล็กของเส้นโค้งเหล่านี้ - พื้นที่ของการดำเนินการเชิงเส้นอยู่ในพื้นที่ที่ใช้งานอยู่

As vDS เพิ่มขึ้นจากศูนย์จุดแตกเกิดขึ้นในแต่ละโค้งเกินกว่าที่กระแสระบายน้ำเพิ่มขึ้นน้อยมาก vDS ยังคงเพิ่มขึ้น ที่ค่านี้ของแรงดันไฟฟ้าที่ระบายออกจากแหล่งกำเนิดจะเกิดการบีบออก ค่าการบีบปิดถูกติดป้ายไว้ในรูปที่ 17 และเชื่อมต่อกับเส้นโค้งประที่แยกขอบเขตโอห์มมิกออกจากพื้นที่แอคทีฟ เช่น vDS เพิ่มขึ้นอย่างต่อเนื่องเกินกว่าที่จะไปถึงจุดที่แรงดันไฟฟ้าระหว่างท่อระบายน้ำและแหล่งกำเนิดมีขนาดใหญ่มาก ถล่มถล่ม เกิดขึ้น (ปรากฏการณ์นี้เกิดขึ้นในไดโอดและ BJT) ที่จุดแตกหัก iD เพิ่มขึ้นอย่างรวดเร็วด้วยการเพิ่มขึ้นเล็กน้อย vDS. การพังทลายนี้เกิดขึ้นที่ส่วนปลายท่อระบายน้ำของทางแยกช่องประตู ดังนั้นเมื่อแรงดันของประตูระบายน้ำ vDGเกินแรงดันพังทลายBVGDS สำหรับ pn สี่แยก) หิมะถล่มเกิดขึ้น [สำหรับ vGS = 0 V] ณ จุดนี้ iD-vDS ลักษณะแสดงรูปร่างแปลก ๆ ที่แสดงในส่วนด้านขวาของรูปที่ 17

ขอบเขตระหว่างแรงดันปิดและการพังทลายของหิมะถล่มเรียกว่า พื้นที่ที่ใช้งาน, พื้นที่ปฏิบัติการของเครื่องขยายเสียง, พื้นที่อิ่มตัว,หรือ ภูมิภาคหยิกออก ภูมิภาค ohmic (ก่อนที่จะบีบนิ้วออก) มักจะเรียกว่า ภูมิภาค triodeแต่บางครั้งเรียกว่า ภูมิภาคควบคุมแรงดันไฟฟ้า JFET ดำเนินการในภูมิภาคโอห์มมิกทั้งเมื่อต้องการตัวต้านทานแบบผันแปรและในการสลับแอปพลิเคชัน

แรงดันพังทลายเป็นหน้าที่ของ vGS เช่นเดียวกับโวลต์DS. เมื่อขนาดของแรงดันไฟฟ้าระหว่างเกตและแหล่งกำเนิดเพิ่มขึ้น (ค่าลบมากขึ้นสำหรับ n-channel และเป็นบวกมากขึ้นสำหรับ p-channel) แรงดันพังทลายจะลดลง (ดูรูปที่ 17) กับ vGS = Vpกระแสระบายออกเป็นศูนย์ (ยกเว้นกระแสรั่วไหลเล็กน้อย) และด้วย vGS = 0 กระแสระบายออกที่ค่าหนึ่ง


(18)

IDSS คือ ความอิ่มตัวของการระบายออกไปยังแหล่งกระแส.

ระหว่างการจิกออกและพังทลายกระแสระบายน้ำจะอิ่มตัวและไม่เปลี่ยนแปลงอย่างเห็นได้ชัดว่าเป็นฟังก์ชั่น vDS. หลังจาก JFET ผ่านจุดปฏิบัติการปิดการบีบอัดค่าของ iD สามารถรับได้จากเส้นโค้งลักษณะหรือจากสมการ


(19)

รุ่นที่ถูกต้องมากขึ้นของสมการนี้ (โดยคำนึงถึงความลาดชันเล็กน้อยของเส้นโค้งลักษณะ):


(20)

λ คล้ายกับ λ สำหรับ MOSFET และเพื่อ 1 /VA สำหรับ BJTs ตั้งแต่ λ มีขนาดเล็กเราคิดว่า  . สิ่งนี้แสดงให้เห็นถึงการละเว้นปัจจัยที่สองในสมการและการใช้การประมาณสำหรับการให้น้ำหนักและการวิเคราะห์สัญญาณขนาดใหญ่

ความอิ่มตัวของการระบายออกไปยังแหล่งกระแส IDSSเป็นฟังก์ชั่นของอุณหภูมิ ผลกระทบของอุณหภูมิเมื่อ Vp ไม่ใหญ่ อย่างไรก็ตาม IDSS ลดลงเมื่ออุณหภูมิเพิ่มขึ้นการลดลงจะมากถึง 25% สำหรับ 100o อุณหภูมิจะสูงขึ้น แม้แต่ความหลากหลายที่เกิดขึ้น Vp และ IDSS เนื่องจากความแตกต่างเล็กน้อยในกระบวนการผลิต สิ่งนี้สามารถมองเห็นได้ด้วยการดูภาคผนวกสำหรับ 2N3822 ซึ่งเป็นระดับสูงสุด IDSS คือ 10 mA และต่ำสุดคือ 2 mA

กระแสและแรงดันไฟฟ้าในส่วนนี้จะถูกนำเสนอสำหรับ n-channel JFET ค่าสำหรับ p-channel JFET เป็นสิ่งที่ตรงกันข้ามกับที่ให้ไว้สำหรับ nแชลแนล

3.3 JFET สัญญาณขนาดเล็กรุ่น ac

รูปแบบสัญญาณขนาดเล็กของ JFET สามารถรับได้ตามขั้นตอนเดียวกับที่ใช้สำหรับ MOSFET ตัวแบบขึ้นอยู่กับความสัมพันธ์ของสมการ (20) ถ้าเราพิจารณาเฉพาะ ac ส่วนประกอบของแรงดันและกระแสเรามี


(21)

พารามิเตอร์ใน Equation (21) ได้รับมาจากอนุพันธ์บางส่วน


(22)

โมเดลผลลัพธ์แสดงในรูปที่ 18 โปรดทราบว่าโมเดลนี้เหมือนกับโมเดล MOSFET ที่ได้รับมาก่อนหน้านี้ยกเว้นค่าของ gm และ ro คำนวณโดยใช้สูตรที่แตกต่างกัน จริงๆแล้วสูตรเหมือนกันถ้า Vp ถูกแทนที่ด้วย VT.

รูปที่ 18 - รุ่นสัญญาณ ac ขนาดเล็กของ JFET

ในการออกแบบเครื่องขยายเสียง JFET จุด Q สำหรับ dc กระแสไบแอสสามารถกำหนดได้ทั้งแบบกราฟิกหรือโดยใช้การวิเคราะห์วงจรโดยสมมติว่าเป็นโหมดปิดหยิกสำหรับทรานซิสเตอร์ dc กระแสไบแอสที่จุด Q ควรอยู่ระหว่าง 30% ถึง 70% ของ IDSS. ตำแหน่งนี้จะหาจุด Q ในพื้นที่เชิงเส้นส่วนใหญ่ของส่วนโค้งลักษณะ

ความสัมพันธ์ระหว่าง iD และ vGS สามารถลงจุดบนกราฟที่ไม่มีมิติ (เช่นเส้นโค้งที่ทำให้เป็นมาตรฐาน) ดังแสดงในรูปที่ 20

แกนตั้งของกราฟนี้คือ iD/IDSS และแกนนอนคือ vGS/Vp. ความชันของเส้นโค้งคือ gm.

ขั้นตอนที่เหมาะสมในการค้นหาค่านิ่งที่อยู่ใกล้กับศูนย์กลางของพื้นที่ปฏิบัติการเชิงเส้นคือการเลือกและ สังเกตจากรูปที่ 6.20 ซึ่งอยู่ใกล้จุดกึ่งกลางของเส้นโค้ง ต่อไปเราจะเลือก สิ่งนี้ให้ค่าที่หลากหลายสำหรับ vds ที่ทำให้ทรานซิสเตอร์อยู่ในโหมดปิด - เปิด

รูปที่ 20 -iD/IDSS กับ vGS/Vp

เราสามารถค้นหาการแปลงสภาพที่จุด Q ทั้งจากความชันของเส้นโค้งของรูปที่ 20 หรือโดยใช้ Equation (22) หากเราใช้ขั้นตอนนี้พารามิเตอร์ transconductance จะได้รับจาก


(23)

โปรดจำไว้ว่าค่านี้ของ gm ขึ้นอยู่กับสมมติฐานที่ว่า ID ตั้งที่ครึ่งหนึ่ง IDSS และ VGS . 0.3Vp. ค่าเหล่านี้มักจะแสดงถึงจุดเริ่มต้นที่ดีสำหรับการตั้งค่านิ่งสำหรับ JFET