Jump to TINA Main Page & General Information 

• การจำลอง Verilog
• การจำลอง Verilog-A & AMS
• การจำลอง VHDL
• การจำลอง VHDL-AMS
• การจำลอง SystemC

SystemVerilog เป็นส่วนขยายของภาษาคำอธิบายฮาร์ดแวร์ Verilog ซึ่งรวมอยู่ใน TINA ด้วย
ใน TINA SystemVerilog จะถูกแปลโดยอัตโนมัติเป็น SystemC ซึ่งสามารถคอมไพล์ด้วย MS Visual Studio ซึ่งให้โค้ดที่รวดเร็วและเหมาะสมที่สุด คุณสามารถค้นหาตัวอย่างวงจรต่างๆ ได้ในโฟลเดอร์ Examples\HDL\SystemVerilog ของ TINA

ตัวอย่าง SystemVerilog: