Digital Verilog Simulation
Digital Verilog Electronic Circuit Simulation
Jump to TINA Main Page & General Information
- Verilog-A & AMS Simulation
- SystemVerilog Simulation
- Simulation ng VHDL
- Simulation ng VHDL-AMS
- SystemC Simulation
Kasama rin sa TINA ang isang makapangyarihang digital na Verilog simulation engine. Ang bentahe ng Verilog kumpara sa VHDL na mas madaling matutunan at maunawaan, gayunpaman mayroong higit pang mga tampok sa VHDL.
Ang TINA ay maaaring isalin ang mga modelo ng Verilog at ang iba pang mga digital na sangkap sa synthesizable VHDL code at, gamit ang Webpack software Xilinx, maaari kang bumuo ng bit stream file na naglalarawan sa pagpapatupad ng disenyo at pagkatapos ay i-upload ito sa Xilinx FPGA chips.
Inihambing ng sumusunod na circuit ang parehong buong adder circuit gamit ang VHDL at Verilog.
Ang eskematiko bahagi ay pareho, tanging ang mga code sa mga macros ay iba.
Maaari mong i-double click ang VHDL o ang Verilog macros at pindutin ang Enter Macro upang makita ang buong mga detalye at i-edit ang code kung nais mo:
Ang mga mahahalagang bahagi ay halos kapareho:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Kung patakbuhin ang Pagsusuri ng Pagtatasa ng Digital mula sa menu ng Pagsusuri. Lilitaw ang sumusunod na diagram:
Maaari mong makita na ang output signal mula sa parehong mga modelo ay eksakto ang parehong ..