Ang VHDL Simulation sa TINA ay kasama sa lahat ng mga bersyon

Tumalon sa TINA Pangunahing Pahina at Pangkalahatang Impormasyon

Ang VHDL (VHSIC (Napakataas na Bilis ng Integrated Circuits) Paglalarawan ng Hardware Wika) ay isang IEEE-karaniwang hardware description language na ginagamit ng mga elektronikong designer upang ilarawan at gayahin ang kanilang mga chips at mga sistema bago ang katha.

TINA bersyon 7 at mas mataas ngayon isama ang isang malakas na digital VHDL simulation engine. Anumang mga digital na circuit sa TINA ay maaaring awtomatikong na-convert ng isang VHDL code at pinag-aralan bilang isang VHDL disenyo. Bilang karagdagan, maaari mong suriin ang malawak na hanay ng hardware na magagamit sa VHDL at tukuyin ang iyong sariling mga digital na bahagi at hardware sa VHDL. Ang mahusay na bentahe ng VHDL ay hindi lamang na ito ay isang pamantayan ng IEEE, kundi pati na rin na maaaring maisasakatuparan awtomatikong sa Programmable lohika aparato tulad ng FPGAs at CPLDs.

Ang TINA ay maaaring makabuo ng isang synthesizable VHDL code kasama ang kaukulang UCF file kung ang Bumuo ng synthesizable code checkbox ay nakatakda sa menu ng Pagsusuri / Mga Pagpipilian. Maaari mong i-save ang nilikha ng mga file na VHD at UCF gamit ang utos na "Lumikha ng VHD & UCF File" sa menu ng T&M. Maaari mong basahin ang mga file na ito gamit ang libreng utility Webpack ng Xilinx, mabuo ang bit-stream na file na naglalarawan sa pagpapatupad ng disenyo at pagkatapos ay i-upload ito sa Xilinx FPGA chips.

Halimbawa: Ang sumusunod na circuit ay isang counter, na tinukoy sa VHDL.

Tumatakbo Pagtatasa / Digital VHDL kunwa, ay nagbibigay ng mga sumusunod na diagram:

Kung mag-double-click ka sa Counter block sa TINA at pindutin ang pindutan ng Enter Macro maaari mong makita ang VHDL code na tinutukoy ang Counter:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;