Jump to TINA Main Page & General Information 

• Simulation ng Verilog
• Verilog-A & AMS Simulation
• Simulation ng VHDL
• Simulation ng VHDL-AMS
• SystemC Simulation

Ang SystemVerilog ay isang extension ng Verilog hardware description language, kasama rin sa TINA.
Sa TINA SystemVerilog ay awtomatikong isinalin sa SystemC na maaaring isama sa MS Visual Studio na nagbibigay ng napakabilis at na-optimize na code. Makakahanap ka ng ilang halimbawa ng circuit sa Examples\HDL\SystemVerilog folder ng TINA.

Halimbawa ng SystemVerilog: