TINACloud ile Dijital VHDL Simülasyonu

VHDL (VHSIC (Çok Yüksek Hızlı Tümleşik Devreler) Donanım Tanımlama Dili), elektronik tasarımcıların cipslerini ve sistemlerini imalattan önce tanımlamak ve simüle etmek için kullanılan IEEE standardı bir donanım tanımlama dilidir.

TINACloud şimdi güçlü bir dijital VHDL simülasyon motoru içeriyor. TINACloud'daki herhangi bir dijital devre otomatik olarak bir VHDL koduna dönüştürülebilir ve bir VHDL tasarımı olarak analiz edilebilir. Ayrıca, VHDL'de bulunan çok çeşitli donanımları analiz edebilir ve VHDL'de kendi dijital bileşenlerinizi ve donanımınızı tanımlayabilirsiniz. VHDL'nin en büyük avantajı sadece IEEE standardı olması değil, aynı zamanda FPGA ve CPLD'ler gibi programlanabilir mantık aygıtlarında otomatik olarak gerçekleştirilebilmesidir.

Analiz / Seçenekler menüsünde Sentezlenebilir kod oluştur onay kutusu ayarlanmışsa TINACloud, karşılık gelen UCF dosyasıyla birlikte sentezlenebilir bir VHDL kodu oluşturabilir. Oluşturulan VHD ve UCF dosyalarını T&M menüsündeki "Create VHD & UCF File" komutu ile kaydedebilirsiniz. Bu dosyaları Xilinx'in ücretsiz Webpack yardımcı programı ile okuyabilir, tasarımın uygulanmasını açıklayan bit akışı dosyasını oluşturabilir ve ardından Xilinx FPGA yongalarına yükleyebilirsiniz.

Örnek: Aşağıdaki devre VHDL'de tanımlanan bir sayaçtır.

Resme tıklayarak TINACloud ile simülasyonu çevrimiçi olarak çalıştırın

Çalışan Analizi / Dijital VHDL simülasyonu, aşağıdaki şemayı verir:

"Sayaç" bloğuna tıklarsanız ve HDL satırında… düğmesine basarsanız Sayacı tanımlayan VHDL kodunu görebilirsiniz.

kütüphane ieee; ieee.std_logic_1164.all kullanın; ieee.std_logic_arith.all kullanın; -------------------------------------------------- - ENTITY sayacı porttur (saat: std_mantıkta; açık: std_mantıkta; QA, QB, QC, QD: std_logic dışında); END sayacı; -------------------------------------------------- - MİMARİ sayacın davranışı sinyal Pre_Q: işaretsiz (3'ten 0'a); BEGIN - sayaç sürecinin davranışsal tanımı (saat, temizleme) başlarsa temiz = '1' ve ardından Pre_Q <= "0000"; elsif (clock = '1' ve clock'event) sonra QA <= Pre_Q (0); QB <= Ön_Q (1); QC <= Ön_Q (2); QD <= Ön_Q (3); Ön_Q <= Ön_Q + 1; biterse; son işlem; END behv;

TINA’da VHDL kodunu değiştirebilir ve hemen etkisini görebilirsiniz.

Çizgiyi değiştir Ön_Q <= Ön_Q + 1; üstünde Ön_Q <= Ön_Q + 2; ve iletişim kutusunu kapatın.