Dijital Verilog Elektronik Devre Simülasyonu

Dijital Verilog Elektronik Devre Simülasyonu

Jump to TINA Main Page & General Information 

TINA ayrıca güçlü bir dijital Verilog simülasyon motoruna sahiptir. Verilog'un VHDL'ye kıyasla avantajı, öğrenmenin ve anlamanın daha kolay olmasıdır, ancak VHDL'de daha fazla özellik vardır.

TINA, Verilog modellerini ve diğer dijital bileşenleri sentezlenebilir VHDL koduna çevirebilir ve Xilinx'in Webpack yazılımını kullanarak, tasarımın uygulanmasını açıklayan bit akış dosyasını oluşturabilir ve ardından Xilinx FPGA yongalarına yükleyebilirsiniz.

Aşağıdaki devre, VHDL ve Verilog kullanarak aynı tam toplayıcı devresini karşılaştırır.
Dijital Verilog Simülasyonu, image 1

Şematik kısım aynıdır, sadece makrolardaki kodlar farklıdır.

İsterseniz VHDL veya Verilog makrolarını çift tıklatabilir ve tüm detayları görmek ve kodu düzenlemek için Makro Enter’a basabilirsiniz:

Temel parçalar çok benzer:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Analiz menüsünden Dijital Zamanlama Analizini çalıştırın. Aşağıdaki şema görünecektir:

Her iki modelden gelen çıkış sinyallerinin tamamen aynı olduğunu görebilirsiniz.