TINACloud ile Dijital VHDL Simülasyonu

VHDL (VHSIC (Çok Yüksek Hızlı Tümleşik Devreler) Donanım Tanımlama Dili), elektronik tasarımcıların cipslerini ve sistemlerini imalattan önce tanımlamak ve simüle etmek için kullanılan IEEE standardı bir donanım tanımlama dilidir.

TINACloud now include a powerful digital VHDL simulation engine. Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can analyze the wide range of hardware available in VHDL and define your own digital components and hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINACloud can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.

Örnek: Aşağıdaki devre VHDL'de tanımlanan bir sayaçtır.

Resme tıklayarak TINACloud ile simülasyonu çevrimiçi olarak çalıştırın

Çalışan Analizi / Dijital VHDL simülasyonu, aşağıdaki şemayı verir:

If you click the “Counter” block and in the HDL line press the … button you can see the VHDL code defining the Counter

kütüphane ieee; ieee.std_logic_1164.all kullanın; ieee.std_logic_arith.all kullanın; -------------------------------------------------- - ENTITY sayacı porttur (saat: std_mantıkta; açık: std_mantıkta; QA, QB, QC, QD: std_logic dışında); END sayacı; -------------------------------------------------- - MİMARİ sayacın davranışı sinyal Pre_Q: işaretsiz (3'ten 0'a); BEGIN - sayaç sürecinin davranışsal tanımı (saat, temizleme) başlarsa temiz = '1' ve ardından Pre_Q <= "0000"; elsif (clock = '1' ve clock'event) sonra QA <= Pre_Q (0); QB <= Ön_Q (1); QC <= Ön_Q (2); QD <= Ön_Q (3); Ön_Q <= Ön_Q + 1; biterse; son işlem; END behv;

TINA’da VHDL kodunu değiştirebilir ve hemen etkisini görebilirsiniz.

Çizgiyi değiştir Ön_Q <= Ön_Q + 1; üstünde Ön_Q <= Ön_Q + 2; ve iletişim kutusunu kapatın.