TINACloud ile Dijital VHDL Simülasyonu

VHDL (VHSIC (Çok Yüksek Hızlı Tümleşik Devreler) Donanım Tanımlama Dili), elektronik tasarımcıların cipslerini ve sistemlerini imalattan önce tanımlamak ve simüle etmek için kullanılan IEEE standardı bir donanım tanımlama dilidir.

TINACloud şimdi güçlü bir dijital VHDL simülasyon motoru içeriyor. TINACloud'daki herhangi bir dijital devre otomatik olarak bir VHDL koduna dönüştürülebilir ve bir VHDL tasarımı olarak analiz edilebilir. Ek olarak, VHDL'de bulunan geniş donanım yelpazesini analiz edebilir ve VHDL'de kendi dijital bileşenlerinizi ve donanımınızı tanımlayabilirsiniz. VHDL'nin en büyük avantajı yalnızca IEEE standardı olmasının yanı sıra FPGA ve CPLD'ler gibi programlanabilir mantık cihazlarında da otomatik olarak gerçekleştirilebilmesidir.

Analiz / Seçenekler menüsünde Sentezlenebilir kod oluştur onay kutusu ayarlanmışsa, TINACloud, ilgili UCF dosyası ile birlikte bir sentezlenebilir VHDL kodu oluşturabilir. Oluşturulan VHD ve UCF dosyalarını T&M menüsündeki “Create VHD & UCF ​​File” komutuyla kaydedebilirsiniz. Bu dosyaları Xilinx'in ücretsiz yardımcı programı Webpack ile okuyabilir, tasarımın uygulanmasını açıklayan bit akışı dosyasını oluşturabilir ve ardından Xilinx FPGA yongalarına yükleyebilirsiniz.

Örnek: Aşağıdaki devre VHDL'de tanımlanan bir sayaçtır.

Resme tıklayarak TINACloud ile simülasyonu çevrimiçi olarak çalıştırın

Çalışan Analizi / Dijital VHDL simülasyonu, aşağıdaki şemayı verir:

Dijital VHDL Simülasyonu, image 3

“Sayaç” bloğunu tıklarsanız ve HDL satırında… düğmesine basın, Sayacı tanımlayan VHDL kodunu görebilirsiniz.

kütüphane ieee; ieee.std_logic_1164.all öğesini kullanın; ieee.std_logic_arith.all öğesini kullanın; -------------------------------------------------- - ENTITY sayacı porttur (saat: std_logic; temizle: std_logic; QA, QB, QC, QD: out std_logic); Son sayaç; -------------------------------------------------- - MİMARİ sayacının behv'si sinyal Pre_Q: imzasız (3 ile 0 arası); BEGIN - counter = '1', sonra Pre_Q <= "0000"; elsif (clock = '1' ve clock'event), sonra QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; eğer bitirse; son işlem; END behv; 

TINA’da VHDL kodunu değiştirebilir ve hemen etkisini görebilirsiniz.

Çizgiyi değiştir Pre_Q <= Pre_Q + 1; üstünde Pre_Q <= Pre_Q + 2; ve iletişim kutusunu kapatın.

Şimdi Analiz / Dijital VHDL simülasyonu aşağıdaki şemayı verir:

Dijital vhdl simülasyonu, görüntü 4