Tüm sürümlerde TINA'da VHDL Simülasyonu bulunmaktadır

Tüm sürümlerde TINA'da VHDL Simülasyonu bulunmaktadır

VHDL (VHSIC (Çok Yüksek Hızlı Tümleşik Devreler) Donanım Tanımlama Dili), elektronik tasarımcıların cipslerini ve sistemlerini imalattan önce tanımlamak ve simüle etmek için kullanılan IEEE standardı bir donanım tanımlama dilidir.

TINA sürümleri 7 ve üstü şimdi güçlü bir dijital VHDL simülasyon motoru içeriyor. TINA'daki herhangi bir dijital devre otomatik olarak bir VHDL koduna dönüştürülebilir ve bir VHDL tasarımı olarak analiz edilebilir. Ek olarak, VHDL'de bulunan geniş donanım yelpazesini analiz edebilir ve VHDL'de kendi dijital bileşenlerinizi ve donanımınızı tanımlayabilirsiniz. VHDL'nin en büyük avantajı yalnızca IEEE standardı olmasının yanı sıra FPGA ve CPLD'ler gibi programlanabilir mantık cihazlarında da otomatik olarak gerçekleştirilebilmesidir.

Analiz / Seçenekler menüsünde Sentezlenebilir kod oluştur onay kutusu ayarlanmışsa, TINA, ilgili UCF dosyası ile birlikte sentezlenebilir bir VHDL kodu oluşturabilir. Oluşturulan VHD ve UCF dosyalarını T&M menüsündeki “Create VHD & UCF ​​File” komutuyla kaydedebilirsiniz. Bu dosyaları Xilinx'in ücretsiz yardımcı programı Webpack ile okuyabilir, tasarımın uygulanmasını açıklayan bit akışı dosyasını oluşturabilir ve ardından Xilinx FPGA yongalarına yükleyebilirsiniz.

Örnek: Aşağıdaki devre VHDL'de tanımlanan bir sayaçtır.
Dijital VHDL Simülasyonu, image 1
Çalışan Analizi / Dijital VHDL simülasyonu, aşağıdaki şemayı verir:
VHDL Simülasyonu, image 2
TINA'daki Sayaç bloğuna çift tıklayıp Makro Gir düğmesine basarsanız Sayacı tanımlayan VHDL kodunu görebilirsiniz:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA’da VHDL kodunu değiştirebilir ve hemen etkisini görebilirsiniz.

Çizgiyi değiştir Pre_Q <= Pre_Q + 1; üstünde Pre_Q <= Pre_Q + 2; ve iletişim kutusunu kapatın.

Şimdi Analiz / Dijital VHDL simülasyonu aşağıdaki diyagramı verir

Bu devreyi TINA’larda da öğrenebilirsiniz. Etkileşimli Mod.