SystemVerilog Simülasyonu

Verilog A ve AMS Simülasyonu

Jump to TINA Main Page & General Information

Verilog Simülasyonu
Verilog-A ve AMS Simülasyonu
VHDL Simülasyonu
VHDL-AMS Simülasyonu
SistemC Simülasyonu

SystemVerilog, TINA'da da bulunan Verilog donanım açıklama dilinin bir uzantısıdır.
TINA'da SystemVerilog, çok hızlı ve optimize edilmiş bir kod sağlayan MS Visual Studio ile derlenebilen SystemC'ye otomatik olarak çevrilir. TINA'nın Example\HDL\SystemVerilog klasöründe birkaç devre örneği bulabilirsiniz.