Цифрове моделювання Verilog
Цифрове моделювання електронних схем Verilog
Jump to TINA Main Page & General Information
- Verilog-A та моделювання AMS
- Симуляція SystemVerilog
- Моделювання VHDL
- Моделювання VHDL-AMS
- Симуляція SystemC
TINA також включає в себе потужний цифровий двигун Verilog моделювання. Перевага Verilog в порівнянні з VHDL, що легше вчитися і зрозуміти, однак є більше можливостей у VHDL.
TINA може перекласти моделі Verilog та інші цифрові компоненти до синтезованого коду VHDL і, використовуючи програмне забезпечення Xilinx Webpack, ви можете генерувати файл потоку бітів, що описує реалізацію проекту, а потім завантажувати його на чіпи Xilinx FPGA.
Наступна схема порівнює ту ж повну схему суматора, використовуючи VHDL і Verilog.
Схематична частина однакова, тільки коди в макросах різні.
Можна двічі клацнути макроси VHDL або Verilog і натиснути Enter Macro, щоб побачити повну інформацію та відредагувати код, якщо бажаєте:
Основні частини дуже схожі:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Якщо запустити Digital Timing Analysis з меню Аналіз. З'явиться наступна діаграма:
Ви можете бачити, що вихідні сигнали від обох моделей абсолютно однакові.