Цифрове VHDL моделювання з TINACloud

VHDL (VHSIC (Інтегровані схеми з дуже високою швидкістю) Мова опису апаратного забезпечення - це стандартна мова опису апаратних засобів IEEE, яка використовується електронними дизайнерами для опису та моделювання своїх мікросхем і систем до виготовлення.

Тепер TINACloud включає потужний цифровий симулятор VHDL. Будь-яку цифрову схему в TINACloud можна автоматично перетворити на код VHDL та проаналізувати як VHDL-дизайн. Крім того, ви можете проаналізувати широкий спектр обладнання, доступного у VHDL, та визначити власні цифрові компоненти та обладнання в VHDL. Велика перевага VHDL полягає не тільки в тому, що він є стандартом IEEE, але і в тому, що він може бути реалізований автоматично в програмованих логічних пристроях, таких як FPGA та CPLD.

TINACloud може генерувати синтезований код VHDL разом із відповідним файлом UCF, якщо в меню Аналіз / Параметри встановлено прапорець Створювати синтезувальний код. Ви можете зберегти створені файли VHD та UCF за допомогою команди “Створити файл VHD & UCF” у меню T&M. Ви можете прочитати ці файли за допомогою безкоштовної утиліти Xilinx Webpack, сформувати файл потокового потоку, що описує реалізацію дизайну, а потім завантажити його на чіпи Xilinx FPGA.

Приклад: Наступна схема - лічильник, визначений у VHDL.

Виконайте моделювання в режимі онлайн з TINACloud, натиснувши на зображення

Виконання аналізу / Цифрове VHDL моделювання, дає наступну діаграму:

Якщо натиснути на блок «Лічильник» і в рядку HDL натиснути кнопку…, ви побачите код VHDL, що визначає лічильник

бібліотека ieee; використовувати ieee.std_logic_1164.all; використовувати ieee.std_logic_arith.all; -------------------------------------------------- - Лічильник ENTITY - це порт (годинник: у std_logic; чіткий: у std_logic; QA, QB, QC, QD: вихід std_logic); END лічильник; -------------------------------------------------- - АРХІТЕКТУРА значення лічильника - це сигнал Pre_Q: без підпису (3 до 0); BEGIN - поведінковий опис процесу лічильника (годинник, очищення) починається, якщо clear = '1', то Pre_Q <= "0000"; elsif (clock = '1' і clock'event), тоді QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; закінчити, якщо; кінцевий процес; END behv;

У TINA ви можете змінити VHDL код і побачити ефект негайно.

Змініть рядок Pre_Q <= Pre_Q + 1; вище Pre_Q <= Pre_Q + 2; і закрийте діалогове вікно.