Цифрове VHDL моделювання з TINACloud

VHDL (VHSIC (Інтегровані схеми з дуже високою швидкістю) Мова опису апаратного забезпечення - це стандартна мова опису апаратних засобів IEEE, яка використовується електронними дизайнерами для опису та моделювання своїх мікросхем і систем до виготовлення.

Тепер TINACloud включає потужний цифровий движок для моделювання VHDL. Будь-які цифрові схеми в TINACloud можуть автоматично перетворюватися в VHDL код і аналізуватися як VHDL дизайн. Крім того, ви можете проаналізувати широкий спектр апаратних засобів, доступних у VHDL, і визначити свої власні цифрові компоненти та обладнання в VHDL. Великою перевагою VHDL є не тільки те, що це стандарт IEEE, але й те, що може бути реалізовано автоматично в програмованих логічних пристроях, таких як FPGA і CPLD.

TINACloud може генерувати синтезований VHDL-код разом з відповідним UCF-файлом, якщо прапорець Generate synthesizable code встановлено в меню Analysis / Options. Створені файли VHD та UCF можна зберегти командою “Створити файл VHD & UCF” у меню T&M. Ви можете прочитати ці файли за допомогою безкоштовної утиліти Xilinx Webpack, створити файл бітового потоку, що описує реалізацію проекту, а потім завантажити його на чіпи Xilinx FPGA.

Приклад: Наступна схема - лічильник, визначений у VHDL.

Виконайте моделювання в режимі онлайн з TINACloud, натиснувши на зображення

Виконання аналізу / Цифрове VHDL моделювання, дає наступну діаграму:

Цифрове моделювання VHDL, зображення 3

Якщо натиснути блок «Лічильник» і в рядку HDL натиснути кнопку…, можна побачити код VHDL, який визначає лічильник

бібліотека ieee; використовувати ieee.std_logic_1164.all; використовувати ieee.std_logic_arith.all; -------------------------------------------------- - Лічильник ENTITY - це порт (clock: у std_logic; clear: у std_logic; QA, QB, QC, QD: out std_logic); END лічильник; -------------------------------------------------- - ARCHITECTURE behv лічильника є сигналом Pre_Q: unsigned (3 downto 0); BEGIN - поведінковий опис процесу лічильника (clock, clear) починається, якщо clear = '1', то Pre_Q <= "0000"; elsif (clock = '1' і подія годинника), потім QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; закінчити, якщо; завершення процесу; END behv; 

У TINA ви можете змінити VHDL код і побачити ефект негайно.

Змініть рядок Pre_Q <= Pre_Q + 1; вище Pre_Q <= Pre_Q + 2; і закрийте діалогове вікно.

Тепер на основі аналізу / цифрового VHDL-моделювання виводиться наступна діаграма:

Цифрове VHDL моделювання, зображення 4