TINAdagi VHDL Simulyatsiyasi barcha versiyalarga kiritilgan

TINA Asosiy sahifasi va umumiy ma'lumotga o'tish

VHDL (VHSIC (Juda yuqori tezlikdagi integratsiya davrlari) Hardware Description Language) elektron dizaynerlar ishlab chiqarishdan oldin chiplari va tizimlarini tasvirlash va simulyatsiya qilish uchun ishlatiladigan IEEE standartidagi apparat ta'rifi tili.

7 va undan yuqori bo'lgan TINA versiyalari endi kuchli raqamli VHDL simulyatsiya vositasini o'z ichiga oladi. TINAdagi har qanday raqamli elektronlik VHDL kodini avtomatik ravishda o'zgartirishi va VHDL dizayni sifatida tahlil qilinishi mumkin. Bundan tashqari, siz VHDL-da mavjud bo'lgan keng turdagi apparatni tahlil qilishingiz va VHDL-da o'z raqamli komponentlaringizni va apparatingizni aniqlab olishingiz mumkin. VHDL ning katta afzalligi nafaqat IEEE standarti, balki FPGA va CPLD kabi dasturlashtiriladigan mantiqiy qurilmalarda ham avtomatik ravishda amalga oshirilishi mumkin.

TINA Sintez qilinadigan VHDL kodini tegishli UCF fayli bilan birga yaratishi mumkin, agar Sintez qilinadigan kodni yaratish katagiga Tahlil / Options menyusida o'rnatilgan bo'lsa. Yaratilgan VHD va UCF fayllarini T&M menyusidagi "Create VHD & UCF File" buyrug'i bilan saqlashingiz mumkin. Siz ushbu fayllarni Xilinx-ning bepul veb-to'plami bilan o'qishingiz, dizaynning bajarilishini tavsiflovchi bit-oqim faylini yaratishingiz va keyin Xilinx FPGA chiplariga yuklashingiz mumkin.

Misol: Quyidagi elektron - VHDL da belgilangan taymer.

Running Analysis / Digital VHDL simulyatsiyasi quyidagi diagrammada keltirilgan:

TINA-ning Counter-blokiga ikki marta bossangiz va "Ibratli kiriting" tugmachasini bosgan bo'lsangiz, hisoblagichni belgilaydigan VHDL kodini ko'rishingiz mumkin:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;

TINA'da siz VHDL kodini o'zgartirishingiz va darhol ta'sir ko'rishingiz mumkin.

Chiziqni o'zgartiring Pre_Q <= Pre_Q + 1; yuqoriga Pre_Q <= Pre_Q + 2; va dialogni yoping.

Keling, tahlil / Raqamli VHDL simülasyonu quyidagi diagramma beradi

Bundan tashqari, ushbu tumanni TINA da o'rganishingiz mumkin Interaktiv usul.