TINACloud bilan raqamli VHDL simulyatsiyasi

VHDL (VHSIC (Juda yuqori tezlikdagi integratsiya davrlari) Hardware Description Language) elektron dizaynerlar ishlab chiqarishdan oldin chiplari va tizimlarini tasvirlash va simulyatsiya qilish uchun ishlatiladigan IEEE standartidagi apparat ta'rifi tili.

TINACloud endi kuchli raqamli VHDL simulyatsiya dvigatelini o'z ichiga oladi. TINACloud-dagi har qanday raqamli elektron avtomatik ravishda VHDL kodini o'zgartirilishi va VHDL dizayni sifatida tahlil qilinishi mumkin. Bunga qo'shimcha ravishda, siz VHDL-da mavjud bo'lgan keng qamrovli uskunalarni tahlil qilishingiz va VHDL-dagi o'zingizning raqamli komponentlaringiz va qo'shimcha qurilmalaringizni aniqlashingiz mumkin. VHDL-ning katta afzalligi shundaki, u nafaqat IEEE standarti, balki FPGA va CPLD kabi dasturlashtiriladigan mantiqiy qurilmalarda avtomatik ravishda amalga oshirilishi mumkin.

TINACloud Sintez qilinadigan VHDL kodini mos UCF fayli bilan birga yaratishi mumkin, agar Sintez qilinadigan kodni yaratish katagiga Tahlil / Options menyusida o'rnatilgan bo'lsa. Yaratilgan VHD va UCF fayllarini T&M menyusidagi "Create VHD & UCF ​​File" buyrug'i bilan saqlashingiz mumkin. Siz ushbu fayllarni Xilinx-ning bepul veb-to'plami bilan o'qishingiz, dizaynning bajarilishini tavsiflovchi bit-oqim faylini yaratishingiz va keyin Xilinx FPGA chiplariga yuklashingiz mumkin.

Misol: Quyidagi elektron - VHDL da belgilangan taymer.

Rasmni bosish orqali TINACloud bilan onlayn simulyatsiyani ishga tushiring

Running Analysis / Digital VHDL simulyatsiyasi quyidagi diagrammada keltirilgan:

Raqamli VHDL simulyatsiyasi, tasvir 3

Agar siz "Hisoblagich" blokini bosgan bo'lsangiz va HDL qatorida… tugmasini bosgan bo'lsangiz, hisoblagichni belgilaydigan VHDL kodini ko'rishingiz mumkin.

kutubxona ieee; ieee.std_logic_1164.all-dan foydalaning; ieee.std_logic_arith.all-dan foydalaning; -------------------------------------------------- - ENTITY hisoblagichi port (soat: std_logic; aniq: std_logic; QA, QB, QC, QD: chiqib std_logic); END hisoblagich; -------------------------------------------------- - hisoblagichning ARCHITECTURE behv - bu Pre_Q signalidir: imzosiz (3 pastga 0); BEGIN - hisoblagich jarayonining xulq-atvori tavsifi (soat, aniq) aniq bo'lsa, boshlanadi = '1', keyin Pre_Q <= "0000"; elsif (clock = '1' va clock'event) keyin QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; tugatish agar; tugatish jarayoni; END behv; 

TINA'da siz VHDL kodini o'zgartirishingiz va darhol ta'sir ko'rishingiz mumkin.

Chiziqni o'zgartiring Pre_Q <= Pre_Q + 1; yuqoriga Pre_Q <= Pre_Q + 2; va dialogni yoping.

Keling, tahlil / Raqamli VHDL simülasyonu quyidagi diagramma beradi:

Digital vhdl simulyatsiyasi, rasm 4
    X
    Sizdan xursandman DesignSoft
    Kerakli mahsulotni topishda yordam kerak bo'lsa yoki qo'llab-quvvatlash zarur bo'lsa, suhbatlashishga imkon bering.
    wpChatIcon