TINACloud bilan raqamli VHDL simulyatsiyasi

VHDL (VHSIC (Juda yuqori tezlikdagi integratsiya davrlari) Hardware Description Language) elektron dizaynerlar ishlab chiqarishdan oldin chiplari va tizimlarini tasvirlash va simulyatsiya qilish uchun ishlatiladigan IEEE standartidagi apparat ta'rifi tili.

TINACloud endi kuchli raqamli VHDL simulyatsiya vositasini o'z ichiga oladi. TINACloud'dagi har qanday raqamli o'chirgich avtomatik ravishda VHDL kodini aylantirishi va VHDL dizayni sifatida tahlil qilinishi mumkin. Bundan tashqari, siz VHDL-da mavjud bo'lgan keng turdagi apparatni tahlil qilishingiz va VHDL-da o'z raqamli komponentlaringizni va apparatingizni aniqlab olishingiz mumkin. VHDL ning katta afzalligi nafaqat IEEE standarti, balki FPGA va CPLD kabi dasturlashtiriladigan mantiqiy qurilmalarda ham avtomatik ravishda amalga oshirilishi mumkin.

Analiz / Tanlovlar menyusida Synthesizable kodni yaratish katakchasi tanlangan bo'lsa, TINACloud mos keladigan UCF fayl bilan birgalikda synthesizable VHDL kodini ishlab chiqishi mumkin. Siz yaratgan VHD va UCF fayllarini T & M menyusida "VHD & UCF ​​faylini yaratish" buyrug'i bilan saqlashingiz mumkin. Ushbu fayllarni Xilinx bepul dasturiy ta'minot bilan tanishishingiz mumkin, loyihani amalga oshirishni ta'riflaydigan bit-stream faylini yaratib, uni Xilinx FPGA chiplariga o'rnatishingiz mumkin.

Misol: Quyidagi elektron - VHDL da belgilangan taymer.

Rasmni bosish orqali TINACloud bilan onlayn simulyatsiyani ishga tushiring

Running Analysis / Digital VHDL simulyatsiyasi quyidagi diagrammada keltirilgan:

Raqamli VHDL simulyatsiyasi, tasvir 3

Agar siz "Taymer" blokini va HDL liniyasini tanlasangiz ... tugmachasini bosasiz, VHDL kodi

kutubxona ieee; ieee.std_logic_1164.all-dan foydalaning; ieee.std_logic_arith.all dan foydalaning; -------------------------------------------------- - ENTITY hisoblagich port (soat: std_logic ichida; tozalash: std_logic ichida; QA, QB, QC, QD: out std_logic); END taymerlari; -------------------------------------------------- - ARXITEKTURA hisoblagichi oldindan belgilanadi; oldingi_Q: belgisiz (3 pastga 0); BEGIN - hisoblash jarayonining xarakatdagi tavsifi (soatlar, ochiq) agar ochiq bo'lsa = '1' keyin Pre_Q <= "0000"; elsif (soat = '1' va soatning'go'ri) keyin QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; end if; tugatish jarayoni; END behv; 

TINA'da siz VHDL kodini o'zgartirishingiz va darhol ta'sir ko'rishingiz mumkin.

Chiziqni o'zgartiring Pre_Q <= Pre_Q + 1; yuqoriga Pre_Q <= Pre_Q + 2; va dialogni yoping.

Keling, tahlil / Raqamli VHDL simülasyonu quyidagi diagramma beradi:

Digital vhdl simulyatsiyasi, rasm 4