Mô phỏng Verilog kỹ thuật số
Mô phỏng mạch điện tử kỹ thuật số
Jump to TINA Main Page & General Information
TINA cũng bao gồm một công cụ mô phỏng Verilog kỹ thuật số mạnh mẽ. Ưu điểm của Verilog so với VHDL là dễ học và dễ hiểu hơn, tuy nhiên có nhiều tính năng hơn trong VHDL.
TINA có thể dịch các mô hình Verilog và các thành phần kỹ thuật số khác sang mã VHDL tổng hợp và, bằng phần mềm Webpack của Xilinx, bạn có thể tạo tệp luồng bit mô tả việc triển khai thiết kế và sau đó tải nó lên chip Xilinx.
Mạch sau so sánh cùng một mạch cộng đầy đủ sử dụng VHDL và Verilog.
Phần sơ đồ là như nhau, chỉ có các mã trong các macro là khác nhau.
Bạn có thể nhấp đúp vào macro VHDL hoặc Verilog và nhấn Enter Macro để xem chi tiết đầy đủ và chỉnh sửa mã nếu bạn muốn:
Các bộ phận thiết yếu rất giống nhau:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Nếu chạy Phân tích thời gian kỹ thuật số từ menu Phân tích. Sơ đồ sau sẽ xuất hiện:
Bạn có thể thấy rằng các tín hiệu đầu ra từ cả hai mô hình hoàn toàn giống nhau ..