Mô phỏng VHDL ở TINA có trong tất cả các phiên bản

Chuyển đến Trang chính và Thông tin chung của TINA

VHDL (VHSIC (Mạch tích hợp tốc độ rất cao) Ngôn ngữ mô tả phần cứng) là ngôn ngữ mô tả phần cứng theo tiêu chuẩn IEEE được các nhà thiết kế điện tử sử dụng để mô tả và mô phỏng chip và hệ thống của họ trước khi chế tạo.

Phiên bản TINA 7 và cao hơn hiện nay bao gồm một công cụ mô phỏng VHDL kỹ thuật số mạnh mẽ. Bất kỳ mạch kỹ thuật số nào trong TINA đều có thể được tự động chuyển đổi mã VHDL và được phân tích dưới dạng thiết kế VHDL. Ngoài ra, bạn có thể phân tích một loạt các phần cứng có sẵn trong VHDL và xác định các thành phần và phần cứng kỹ thuật số của riêng bạn trong VHDL. Ưu điểm lớn của VHDL không chỉ là nó là một tiêu chuẩn của IEEE mà còn có thể được nhận ra tự động trong các thiết bị logic lập trình được như FPGA và CPLD.

TINA có thể tạo mã VHDL có thể tổng hợp cùng với tệp UCF tương ứng nếu hộp kiểm Tạo mã có thể tổng hợp được đặt trong menu Phân tích / Tùy chọn. Bạn có thể lưu các tệp VHD và UCF đã tạo bằng lệnh “Tạo tệp VHD & UCF” trong menu T&M. Bạn có thể đọc các tệp này bằng Webpack tiện ích miễn phí của Xilinx, tạo tệp luồng bit mô tả việc triển khai thiết kế và sau đó tải nó lên chip Xilinx FPGA.

Ví dụ: Mạch sau đây là bộ đếm, được định nghĩa trong VHDL.

Chạy phân tích / mô phỏng VHDL kỹ thuật số, đưa ra sơ đồ sau:

Nếu bạn nhấp đúp vào khối Bộ đếm trong TINA và nhấn nút Enter Macro, bạn có thể thấy mã VHDL xác định Bộ đếm:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;

Trong TINA, bạn có thể thay đổi mã VHDL và thấy hiệu quả ngay lập tức.

Thay đổi dòng Pre_Q <= Pre_Q + 1; ở trên để Pre_Q <= Pre_Q + 2; và đóng hộp thoại.

Bây giờ mô phỏng Phân tích / VHDL kỹ thuật số mang lại sơ đồ sau

Bạn cũng có thể nghiên cứu mạch này ở TINA Chế độ tương tác.