KHAI THÁC. Thiết kế bộ khuếch đại FET
HIỆN TẠI - 10. Thiết kế bộ khuếch đại FET
TRƯỚC-9. Phân tích bộ khuếch đại FET
Thiết kế bộ khuếch đại FET
Bây giờ chúng ta khám phá phần mở rộng của phân tích bộ khuếch đại FET được trình bày trước đó trong chương này để thiết kế các bộ khuếch đại FET. Chúng tôi sẽ cố gắng xác định những điều chưa biết trong bài toán thiết kế, và sau đó phát triển các phương trình để giải cho những ẩn số này. Như trong hầu hết các thiết kế điện tử, số phương trình sẽ ít hơn số lượng ẩn số. Các ràng buộc bổ sung được thiết lập để đáp ứng các mục tiêu tổng thể nhất định (ví dụ: chi phí tối thiểu, ít thay đổi về hiệu suất do thay đổi tham số).
10.1 Bộ khuếch đại CS
Quy trình thiết kế của bộ khuếch đại CS được trình bày trong phần này. Chúng ta sẽ giảm JFE và thiết kế bộ khuếch đại MOSFET cạn kiệt thành một quy trình có tổ chức. Trong khi điều này có thể xuất hiện để
giảm thiết kế thành một quy trình rất thường xuyên, bạn phải thuyết phục bản thân rằng bạn hiểu nguồn gốc của từng bước vì sau đó có thể cần một số biến thể. Nếu tất cả những gì bạn làm để thiết kế một bộ khuếch đại CS là "cắm" vào các bước chúng tôi trình bày một cách vô tư lự, thì bạn đang bỏ sót toàn bộ điểm của cuộc thảo luận này. Là một kỹ sư, bạn đang tìm cách làm những việc không công Việt Hằng ngày. Giảm lý thuyết cho một cách tiếp cận có tổ chức là những gì bạn sẽ làm. Bạn sẽ không chỉ đơn giản áp dụng các phương pháp mà người khác đã làm cho bạn.
Bộ khuếch đại được thiết kế để đáp ứng các yêu cầu về độ lợi với giả sử các thông số kỹ thuật mong muốn nằm trong phạm vi của bóng bán dẫn. Điện áp cung cấp, điện trở tải, độ lợi điện áp và điện trở đầu vào (hoặc độ lợi dòng điện) thường được chỉ định. Công việc của nhà thiết kế là chọn các giá trị điện trở R1, R2, RDvà RS. Tham khảo hình 40 khi bạn làm theo các bước trong quy trình. Quy trình này giả định rằng một thiết bị đã được chọn và các đặc điểm của thiết bị đã được biết.
Hình khuếch đại 40 JFE CS
Đầu tiên, chọn điểm Q trong vùng bão hòa của các đường cong đặc trưng của FET. Tham khảo các đường cong của Hình 40 (b) để biết ví dụ. Điều này xác định VDSQ, VGSQvà IDQ.
Bây giờ chúng ta giải quyết hai điện trở trong vòng lặp đầu ra, RS và RD. Vì có hai ẩn số, chúng tôi yêu cầu hai phương trình độc lập. Chúng tôi bắt đầu bằng cách viết dc Phương trình KVL xung quanh vòng thoát nước,
(58)
Giải tổng của hai điện trở suất
(59)
(60)
Sự ngăn trở, RD, là ẩn số duy nhất trong phương trình này. Giải quyết để RD dẫn đến một phương trình bậc hai có hai nghiệm, một âm và một dương. Nếu giải pháp tích cực cho kết quả RD > K1, do đó ngụ ý một tiêu cực RS, phải chọn điểm Q mới (nghĩa là khởi động lại thiết kế). Nếu giải pháp tích cực mang lại RD < K1, Chúng ta có thể tiến hành.
Bây giờ RD được biết, chúng tôi giải quyết cho RS sử dụng phương trình (59), phương trình vòng lặp nguồn-nguồn.
(61)
Với RD và RS biết, chúng ta chỉ cần tìm R1 và R2.
Chúng tôi bắt đầu bằng cách viết lại phương trình KVL cho vòng lặp cổng nguồn.
(62)
Điện áp, VGS, là cực đối nghịch từ VDD. Do đó, thuật ngữ IDQRS phải lớn hơn VGSQ ở độ lớn. Nếu không thì, VGG sẽ có cực tính ngược lại từ VDD, điều này là không thể theo phương trình (62).
Bây giờ chúng tôi giải quyết cho R1 và R2 giả định rằng VGG tìm thấy có cùng cực as VDD. Các giá trị điện trở này được chọn bằng cách tìm giá trị của RG từ phương trình khuếch đại hiện tại hoặc từ điện trở đầu vào. Chúng tôi giải quyết cho R1 và R2.
(63)
Giả sử bây giờ phương trình (62) dẫn đến một VGG có phân cực ngược lại of VDD. Không thể giải quyết cho R1 và R2. Cách thực tế để tiến hành là để cho VGG = 0 V. Do đó, 
. Kể từ VGG được chỉ định bởi phương trình (62), giá trị được tính toán trước đó của RS bây giờ cần phải sửa đổi.
Hình 41 - Bộ khuếch đại CS
Trong hình 41, trong đó một tụ điện được sử dụng để bỏ qua một phần của RS, chúng tôi phát triển giá trị mới của RS như sau:
(64)
Giá trị của RSdc is RS1 + RS2 và giá trị của RSắc is RS1.
Bây giờ chúng ta có một cái mới RSdc, chúng ta phải lặp lại một số bước trước đó trong thiết kế. Chúng tôi một lần nữa xác định RD sử dụng KVL cho vòng thoát nước đến nguồn.
(65)
Vấn đề thiết kế bây giờ trở thành một trong việc tính toán cả hai RS1 và RS2 thay vì chỉ tìm một điện trở nguồn.
Với một giá trị mới cho RD of K1 - RSdc, chúng ta đi đến biểu thức tăng điện áp của phương trình (60) với RSắc dùng cho việc này ac phương trình chứ không phải là RS. Các bước bổ sung sau phải được thêm vào quy trình thiết kế:
Chúng ta tìm thấy RSắc (đơn giản là RS1) từ phương trình tăng điện áp
(66)
RSắc là ẩn số duy nhất trong phương trình này. Giải quyết vấn đề này, chúng tôi tìm thấy
(67)
Giả sử bây giờ RSắc được phát hiện là tích cực, nhưng ít hơn RSdc. Đây là điều kiện mong muốn kể từ khi
(68)
Sau đó, thiết kế của chúng tôi đã hoàn thành và
(69)
Giả sử rằng RSắc được phát hiện là tích cực nhưng lớn hơn hơn RSdc. Bộ khuếch đại không thể được thiết kế với mức tăng điện áp và điểm Q như đã chọn. Một điểm Q mới phải được chọn. Nếu mức tăng điện áp quá cao, có thể không thể thực hiện thiết kế với bất kỳ điểm Q nào. Một bóng bán dẫn khác nhau có thể cần thiết hoặc việc sử dụng hai giai đoạn riêng biệt có thể được yêu cầu.
10.2 Bộ khuếch đại CD
Bây giờ chúng tôi trình bày quy trình thiết kế cho bộ khuếch đại CD JFE. Các đại lượng sau được chỉ định: mức tăng hiện tại, khả năng chịu tải và VDD. Điện trở đầu vào có thể được chỉ định thay vì tăng hiện tại. Tham khảo mạch của Hình 39 khi bạn nghiên cứu quy trình sau. Một lần nữa, chúng tôi nhắc bạn rằng quy trình giảm lý thuyết thành một tập hợp các bước là phần quan trọng của cuộc thảo luận này - không phải là các bước thực tế.
Đầu tiên chọn điểm Q ở trung tâm của các đường đặc tính FET với sự hỗ trợ của Hình 20 (“Chương 3: Bóng bán dẫn hiệu ứng trường mối nối (JFET)”). Bước này xác định VDSQ, VGSQ, IDQ và gm.
Chúng ta có thể giải quyết cho điện trở được kết nối với nguồn bằng cách viết dc Phương trình KVL xung quanh vòng thoát nước đến nguồn.
(70)
từ đó chúng tôi tìm thấy dc giá trị của RS,
(71)
Chúng tôi tiếp theo tìm ac giá trị của kháng chiến, RSắc, từ phương trình khuếch đại hiện tại được sắp xếp lại, phương trình (55).
(72)
Ở đâu RG = Rin. Nếu điện trở đầu vào không được chỉ định, hãy để RSắc = RSdc và tính toán điện trở đầu vào từ phương trình (72). Nếu điện trở đầu vào không đủ cao, có thể cần phải thay đổi vị trí điểm Q.
If Rin được chỉ định, cần phải tính toán RSắc từ phương trình (72). Trong trường hợp này, RSắc la khac nhau tư RSdc, vì vậy chúng tôi bỏ qua một phần của RS với một tụ điện.
Bây giờ chúng tôi chuyển sự chú ý của chúng tôi đến các mạch thiên vị đầu vào. Chúng tôi xác định VGG sử dụng phương trình,
(73)
Không có đảo pha được tạo ra trong bộ khuếch đại FET theo dõi nguồn và VGG thường có cùng cực với điện áp cung cấp.
Bây giờ VGG được biết, chúng tôi xác định các giá trị của R1 và R2 từ tương đương Thevenin của mạch thiên vị
(74)
Thường có đủ dòng thoát trong một SF để phát triển điện áp phân cực ngược lại cần thiết để bù các điện áp âm theo yêu cầu của cổng JFE. Do đó, xu hướng phân chia điện áp bình thường có thể được sử dụng.
Hình 44 - Bộ khuếch đại CD với một phần của RS bỏ qua
Bây giờ chúng ta quay trở lại vấn đề chỉ định điện trở đầu vào. Chúng ta có thể giả định rằng một phần của RS được bỏ qua, như trong Hình 44, dẫn đến các giá trị khác nhau của RSắc và RSdc. Chúng tôi sử dụng phương trình (71) để giải quyết RSdc. Tiếp theo, chúng tôi để RG bằng giá trị quy định của Rinvà sử dụng phương trình (72) để giải RSắc.
Nếu RSắc tính toán ở trên nhỏ hơn RSdc, thiết kế được thực hiện bằng cách bỏ qua RS2 với một tụ điện. Nhớ lấy RSắc = RS1 và RSdc = RS1 + RS2. Nếu mặt khác, RSắc lớn hơn RSdc, điểm Q phải được di chuyển đến một vị trí khác. Chúng tôi chọn một nhỏ hơn VDS do đó làm tăng điện áp bị rơi RS1 + RS2, Mà làm cho RSdc lớn hơn. Nếu VDS không thể giảm đủ để thực hiện RSdc to hơn RSắc, thì bộ khuếch đại không thể được thiết kế với mức tăng dòng đã cho, Rinvà loại FET. Một trong ba thông số kỹ thuật này phải được thay đổi hoặc giai đoạn khuếch đại thứ hai phải được sử dụng để cung cấp mức tăng yêu cầu.
10.3 Bộ khuếch đại Bootstrap SF
Bây giờ chúng tôi kiểm tra một biến thể của bộ khuếch đại CD được gọi là Bộ khuếch đại FET SF (hoặc CD) bootstrap. Mạch này là trường hợp đặc biệt của SF được gọi là mạch khởi động và được minh họa trong hình 45.
Ở đây, độ lệch được phát triển chỉ qua một phần của điện trở nguồn. Điều này giúp giảm nhu cầu bỏ qua tụ điện trên một phần của điện trở nguồn và do đó đạt được điện trở đầu vào lớn hơn nhiều so với thông thường có thể đạt được. Thiết kế này cho phép chúng tôi tận dụng các đặc tính trở kháng cao của FET mà không cần sử dụng giá trị cao của điện trở cổng, RG.
Mạch tương đương của Hình 46 được sử dụng để đánh giá hoạt động của mạch
Hình 45 - Theo dõi nguồn Bootstrap
Chúng tôi cho rằng iin là đủ nhỏ để xấp xỉ dòng điện trong RS2 as i1. Điện áp đầu ra sau đó được tìm thấy là
(75)
Ở đâu
(76)
Nếu giả định về iin không hợp lệ, được thay thế bằng biểu thức
(77)
Một phương trình KVL ở năng suất đầu vào vin như sau:
(78)
Hiện tại, i1, được tìm thấy từ mối quan hệ chia hiện tại,
(79)
Kết hợp các phương trình (79) và (78),
(80)
Phương trình thứ hai cho vin được phát triển xung quanh vòng lặp thông qua RG và RS2 như sau.
(81)
Chúng tôi loại bỏ vin bằng cách đặt Công thức (80) bằng Công thức (81) và giải iin để có được
(82)
Điện trở đầu vào, Rin = vin/iin, được tìm thấy bằng cách chia phương trình (81) cho phương trình (82) với kết quả,
(83)
RG là ẩn số duy nhất trong phương trình này, vì vậy chúng ta có thể giải để có được,
(84)
Mức tăng hiện tại là
(85)
Bây giờ chúng ta có thể sử dụng các phương trình xuất phát trước đó cùng với quan sát rằng RS – RS2 = RS1 để giải quyết cho lợi ích hiện tại.
(86)
Độ tăng điện áp là
(87)
Lưu ý rằng mẫu số trong phương trình (84) lớn hơn tử số, do đó cho thấy rằng RG <(Rin–RS2). Điều này chứng tỏ rằng có thể đạt được điện trở đầu vào lớn mà không có cùng kích thước với RG.
