KHAI THÁC. Transitor hiệu ứng trường trường (JFE)
HIỆN TẠI - 3. Transistor hiệu ứng trường nối (JFET)
TRƯỚC-2. FET bán dẫn oxit kim loại (MOSFET)
Transitor hiệu ứng trường trường (JFE)
MOSFET có một số lợi thế so với bóng bán dẫn hiệu ứng trường tiếp giáp (JFE). Đáng chú ý, điện trở đầu vào của MOSFET cao hơn so với JFE. Vì lý do này, MOSFET được chọn có lợi cho JFE cho hầu hết các ứng dụng. Tuy nhiên, JFE vẫn được sử dụng trong các tình huống hạn chế, đặc biệt là cho các ứng dụng tương tự.
Chúng tôi đã thấy rằng các MOSFET cải tiến đòi hỏi một điện áp cổng khác không để tạo thành một kênh dẫn. Không có dòng mang đa số có thể chảy giữa nguồn và cống mà không có điện áp cổng được áp dụng này. Ngược lại, JFE kiểm soát độ dẫn của dòng mang đa số trong một kênh hiện có giữa hai tiếp điểm ohmic. Nó thực hiện điều này bằng cách thay đổi điện dung tương đương của thiết bị.
Mặc dù chúng ta tiếp cận JFET mà không sử dụng kết quả thu được trước đó cho MOSFET, chúng ta sẽ thấy nhiều điểm tương đồng trong hoạt động của hai loại thiết bị. Những điểm tương đồng này được tóm tắt trong Phần 6: “So sánh MOSFET và JFET”.
Một sơ đồ cho cấu trúc vật lý của JFE được hiển thị trong Hình 13. Giống như BJT, JFE là một thiết bị đầu cuối ba. Về cơ bản nó chỉ có một pn đường giao nhau giữa cổng và kênh chứ không phải hai như trong BJT (mặc dù dường như có hai pn các mối nối được hiển thị trong Hình 13, chúng được kết nối song song bằng cách nối các đầu nối cổng với nhau. Do đó, chúng có thể được coi là một ngã ba duy nhất).
Sản phẩm n-Fannel kênh, được hiển thị trong Hình 14 (a), được xây dựng bằng cách sử dụng một dải nvật liệu -type với hai pvật liệu -pepe khuếch tán vào dải, mỗi bên một. Các p-Fannel kênh có một dải pvật liệu -type với hai nvật liệu -pepe khuếch tán vào dải, như trong hình 13 (b). Hình 13 cũng cho thấy các ký hiệu mạch.
Để hiểu rõ hơn về hoạt động của JFE, chúng ta hãy kết nối n-Mannel JFE đến một mạch ngoài như trong hình 14 (a). Một điện áp cung cấp tích cực, VDD, được áp dụng cho cống (điều này tương tự với VCC cung cấp điện áp cho một BJT) và nguồn được gắn vào chung (mặt đất). Một cổng cung cấp điện áp, VGG, được áp dụng cho cổng (điều này tương tự với VBB cho các BJT).
Hình 13 - Cấu trúc vật lý của JFE
VDD cung cấp một điện áp nguồn, vDS, gây ra dòng chảy, iD, để chảy từ cống vào nguồn. Do đường giao nhau của cổng nguồn bị phân cực ngược, kết quả hiện tại của cổng không. Dòng chảy, iD, bằng với dòng nguồn, tồn tại trong kênh được bao quanh bởi pcổng -type. Điện áp cổng-nguồn, vGS, tương đương với, tạo ra một vùng nghèo trong kênh làm giảm độ rộng kênh. Điều này, đến lượt nó, làm tăng sức đề kháng giữa cống và nguồn.
Hình 14 - JFET kênh n được kết nối với mạch bên ngoài
Chúng tôi xem xét hoạt động của JFE với vGS = 0, như trong hình 14 (b). Dòng chảy, iD, thông qua n-chân kênh từ cống đến nguồn gây sụt áp dọc theo kênh, với tiềm năng cao hơn ở ngã ba cửa cống. Điện áp dương này tại ngã ba cửa cống ngược lại pn đường giao nhau và tạo ra một vùng cạn kiệt, như được hiển thị bởi vùng bóng tối trong Hình 14 (b). Khi chúng ta tăng vDS, dòng chảy, iD, cũng tăng, như trong Hình 15.
Hành động này dẫn đến một vùng cạn kiệt lớn hơn và tăng sức cản kênh giữa cống và nguồn. Như vDS được tăng thêm, một điểm đạt được trong đó vùng cạn kiệt cắt toàn bộ kênh ở mép cống và dòng thoát đạt đến điểm bão hòa. Nếu chúng ta tăng vDS ngoài điểm này, iD vẫn tương đối ổn định. Giá trị của dòng thoát bão hòa với VGS = 0 là một tham số quan trọng. Nó là dòng bão hòa nguồn thoát, IDSS. Chúng tôi thấy nó là KVT2 cho MOSFE chế độ cạn kiệt. Như có thể thấy từ hình 15, tăng dần vDS ngoài kênh được gọi là này nhéo điểm (-VP, IDSS) gây ra sự gia tăng rất nhẹ trong iD, và iD-vDS đường cong đặc trưng trở nên gần như phẳng (nghĩa là iD vẫn tương đối ổn định như vDS được tăng thêm). Nhớ lại rằng VT (hiện được chỉ định VP) là âm cho một nthiết bị kênh. Hoạt động vượt quá điểm ngắt (trong vùng bão hòa) thu được khi điện áp cống, VDS, lớn hơn -VP (xem hình 15). Ví dụ, hãy nói VP = -4V, điều này có nghĩa là điện áp cống, vDS, phải lớn hơn hoặc bằng - (- 4V) để JFE duy trì ở vùng bão hòa (hoạt động bình thường).
Mô tả này chỉ ra rằng JFE là một thiết bị loại cạn kiệt. Chúng tôi hy vọng các đặc điểm của nó tương tự như các MOSFET đang cạn kiệt. Tuy nhiên, có một ngoại lệ quan trọng: Mặc dù có thể vận hành MOSFET loại cạn kiệt ở chế độ nâng cao (bằng cách áp dụng cực dương vGS nếu thiết bị là n-channel) điều này không thực tế trong thiết bị kiểu JFE. Trong thực tế, tối đa vGS được giới hạn ở khoảng 0.3V kể từ khi pn-Chức năng cơ bản vẫn bị cắt với điện áp chuyển tiếp nhỏ này.
Hình 15 đấu điện iD so với vDS đặc trưng cho n-Fannel kênh (VGS = 0V)
Biến đổi điện áp cổng-nguồn của 3.1
Trong phần trước, chúng tôi đã phát triển iD-vDS đường cong đặc trưng với VGS = 0. Trong phần này, chúng tôi xem xét hoàn thành iD-vDS đặc điểm cho các giá trị khác nhau của vGS. Lưu ý rằng trong trường hợp của BJT, các đường cong đặc trưng (iC-vCE) có iB làm tham số. FET là một thiết bị được điều khiển bằng điện áp trong đó vGS không kiểm soát. Hình 16 cho thấy iD-vDS đường cong đặc trưng cho cả n-kênh và pJFE kênh.
Hình 16-iD-vDS đường cong đặc trưng cho JFE
Khi tăng 
(vGS tiêu cực hơn cho một nkênh và tích cực hơn cho một p-channel) vùng cạn kiệt được hình thành và độ chụm đạt được cho các giá trị thấp hơn của iD. Do đó cho nJFE kênh của Hình 16 (a), mức tối đa iD giảm từ IDSS as vGS được làm tiêu cực hơn. Nếu vGS tiếp tục giảm (âm hơn), giá trị của vGS đạt được sau đó iD sẽ bằng 0 bất kể giá trị của vDS. Giá trị này của vGS được gọi là VGS (TẮT), hoặc là ngắt điện áp (Vp). Giá trị của Vp là âm cho một nJFE kênh và tích cực cho một pJFE kênh. Vp có thể được so sánh với VT cho MOSFE chế độ cạn kiệt.
Đặc điểm chuyển đổi 3.2 JFE
Đặc tính truyền là một biểu đồ của dòng thoát, iD, như là một chức năng của điện áp cống đến nguồn, vDS, với vGS bằng một bộ điện áp không đổi (vGS = -3V, -2, -1V, 0V trong hình 16 (a)). Đặc tính chuyển gần như không phụ thuộc vào giá trị của vDS kể từ sau khi JFE đạt được độ chụm iD vẫn tương đối ổn định để tăng giá trị của vDS. Điều này có thể được nhìn thấy từ iD–vDS các đường cong của hình 16, trong đó mỗi đường cong trở nên phẳng cho các giá trị của vDS>Vp.
Trong hình 17, chúng tôi hiển thị các đặc điểm chuyển và iD-vDS đặc điểm cho một nJFE kênh. Chúng tôi vẽ những cái này với một cái chung iD trục để hiển thị cách lấy cái này từ cái kia. Các đặc điểm chuyển có thể được lấy từ một phần mở rộng của iD-vDS các đường cong như được thể hiện bởi các đường đứt nét trong Hình 17. Phương pháp hữu ích nhất để xác định đặc tính truyền trong vùng bão hòa là với mối quan hệ sau (phương trình Shockley):
(16)
Do đó, chúng ta chỉ cần biết IDSS và Vp để xác định toàn bộ đặc tính. Các bảng dữ liệu của nhà sản xuất thường đưa ra hai thông số này nên có thể xây dựng được đặc tính truyền. Vp trong bảng thông số kỹ thuật của nhà sản xuất được hiển thị như VGS (TẮT). Lưu ý rằng iD bão hòa, (tức là, trở nên không đổi) như vDS vượt quá điện áp cần thiết để kênh bị chèn ép. Điều này có thể được thể hiện như một phương trình cho vDS, ngồi cho mỗi đường cong, như sau:
(17)
As vGS trở nên tiêu cực hơn, sự chèn ép xảy ra ở các giá trị thấp hơn của vDS và dòng bão hòa trở nên nhỏ hơn. Vùng hữu ích cho hoạt động tuyến tính là trên pinch-off và dưới điện áp sự cố. Trong khu vực này, iD đã bão hòa và giá trị của nó phụ thuộc vào vGS, theo phương trình (16) hoặc đặc tính truyền.
Hình 17 - Đường cong đặc tính truyền JFE
Việc chuyển nhượng và iD-vDS các đường cong đặc trưng cho JFE, được thể hiện trong Hình 17, khác với các đường cong tương ứng cho một BJT. Các đường cong BJT có thể được biểu diễn dưới dạng cách đều nhau cho các bước đồng đều trong dòng cơ sở vì mối quan hệ tuyến tính giữa iC và iB. JFE và MOSFET không có dòng điện tương tự với dòng cơ sở vì dòng cổng bằng không. Do đó, chúng tôi buộc phải cho gia đình thấy những đường cong iD vs. vDSvà các mối quan hệ là rất phi tuyến.
Sự khác biệt thứ hai liên quan đến kích thước và hình dạng của vùng ohmic của các đường cong đặc trưng. Hãy nhớ lại rằng khi sử dụng các BJT, chúng tôi tránh hoạt động phi tuyến bằng cách tránh %% giá trị 5 thấp hơn của vCE (tức là vùng bão hòa). Chúng ta thấy rằng chiều rộng của vùng ohmic cho JFE là một chức năng của điện áp cổng tới nguồn. Vùng ohmic là khá tuyến tính cho đến khi đầu gối xảy ra gần với nhúm. Vùng này được gọi là vùng ohmic bởi vì khi bóng bán dẫn được sử dụng trong vùng này, nó hoạt động giống như một điện trở ohmic có giá trị được xác định bởi giá trị của vGS. Khi độ lớn của điện áp cổng-nguồn giảm, độ rộng của vùng ohmic tăng. Chúng ta cũng lưu ý từ Hình 17 rằng điện áp đánh thủng là một hàm của điện áp cổng vào nguồn. Trên thực tế, để có được sự khuếch đại tín hiệu tuyến tính một cách hợp lý, chúng ta chỉ phải sử dụng một đoạn tương đối nhỏ của các đường cong này - vùng hoạt động tuyến tính nằm trong vùng hoạt động.
As vDS tăng từ 0, một điểm dừng xảy ra trên mỗi đường cong mà ngoài đó dòng thoát tăng rất ít khi vDS tiếp tục tăng. Tại giá trị này của điện áp cống-nguồn, xảy ra hiện tượng chụm. Các giá trị độ chụm được dán nhãn trong Hình 17 và được kết nối với một đường cong nét đứt ngăn cách vùng ohmic với vùng hoạt động. Như vDS tiếp tục tăng vượt quá độ chụm, một điểm đạt tới nơi điện áp giữa cống và nguồn trở nên lớn đến mức sự cố tuyết lở xảy ra (Hiện tượng này cũng xảy ra trong điốt và trong các BJT). Tại điểm sự cố, iD tăng mạnh với mức tăng không đáng kể vDS. Sự cố này xảy ra ở đầu cống của ngã ba kênh cổng. Do đó, khi điện áp cửa cống, vDG, vượt quá điện áp sự cố (BVGDS cho pn ngã ba), tuyết lở xảy ra [cho vGS = 0 V]. Tại thời điểm này, iD-vDS đặc trưng thể hiện hình dạng đặc biệt được hiển thị trên phần bên phải của Hình 17.
Vùng giữa điện áp chụm và sự cố tuyết lở được gọi là vùng hoạt động, vùng vận hành khuếch đại, vùng bão hòa, hoặc là khu vực pinch-off. Vùng ohmic (trước khi pinch-off) thường được gọi là vùng triode, nhưng đôi khi nó được gọi là vùng điều khiển điện áp. JFE được vận hành trong vùng ohmic cả khi muốn có một điện trở thay đổi và trong các ứng dụng chuyển mạch.
Điện áp đánh thủng là một chức năng của vGS cũng như vDS. Khi cường độ điện áp giữa cổng và nguồn tăng lên (âm hơn đối với nkênh và tích cực hơn cho p-channel), điện áp sự cố giảm (xem hình 17). Với vGS = Vp, dòng xả bằng 0 (ngoại trừ dòng rò nhỏ) và với vGS = 0, dòng xả bão hòa ở một giá trị,
(18)
IDSS là dòng chảy bão hòa đến nguồn.
Giữa pinch-off và sự cố, dòng thoát được bão hòa và không thay đổi đáng kể như là một chức năng của vDS. Sau khi JFE vượt qua điểm vận hành pinch-off, giá trị của iD có thể thu được từ các đường cong đặc trưng hoặc từ phương trình
(19)
Một phiên bản chính xác hơn của phương trình này (có tính đến độ dốc nhẹ của các đường cong đặc trưng) như sau:
(20)
λ tương tự như λ cho MOSFE và để 1 /VA cho các BJT. Kể từ khi λ là nhỏ, chúng tôi cho rằng 
. Điều này biện minh cho việc bỏ qua yếu tố thứ hai trong phương trình và sử dụng phép tính gần đúng để phân tích tín hiệu lớn và phân cực.
Dòng thoát bão hòa đến nguồn, IDSS, là một hàm của nhiệt độ. Ảnh hưởng của nhiệt độ đến Vp không lớn Tuy nhiên, IDSS giảm khi nhiệt độ tăng, mức giảm là 25% đối với 100o tăng nhiệt độ. Thậm chí các biến thể lớn hơn xảy ra trong Vp và IDSS bởi vì sự thay đổi nhỏ trong quá trình sản xuất. Điều này có thể được nhìn thấy bằng cách xem Phụ lục cho 2N3822 ở mức tối đa IDSS là 10 mA và tối thiểu là 2 mA.
Dòng điện và điện áp trong phần này được trình bày cho một nJFE kênh. Các giá trị cho một p-Fannel kênh là đảo ngược của những người được đưa ra cho n-kênh.
Mô hình ac tín hiệu nhỏ 3.3 JFE
Một mô hình tín hiệu nhỏ JFE có thể được suy ra theo các quy trình tương tự được sử dụng cho MOSFET. Mô hình dựa trên mối quan hệ của phương trình (20). Nếu chúng ta chỉ xem xét ac thành phần của điện áp và dòng điện, chúng ta có
(21)
Các tham số trong phương trình (21) được cho bởi các đạo hàm riêng,
(22)
Mô hình kết quả được hiển thị trong Hình 18. Lưu ý rằng mô hình này giống hệt với mô hình MOSFET xuất phát trước đó, ngoại trừ các giá trị của gm và ro được tính bằng các công thức khác nhau. Trên thực tế các công thức là giống hệt nhau nếu Vp được thay thế cho VT.
Hình 18 - Mô hình xoay chiều tín hiệu nhỏ JFET
Để thiết kế bộ khuếch đại JFE, điểm Q cho dc dòng điện phân cực có thể được xác định bằng đồ họa hoặc bằng cách sử dụng phân tích mạch giả định chế độ ngắt pinch cho bóng bán dẫn. Các dc dòng điện thiên vị tại điểm Q phải nằm giữa 30% và 70% của IDSS. Điều này xác định vị trí điểm Q trong vùng tuyến tính nhất của các đường cong đặc trưng.
Mối quan hệ giữa iD và vGS có thể được vẽ trên đồ thị không thứ nguyên (nghĩa là đường cong được chuẩn hóa) như trong hình 20.
Trục dọc của biểu đồ này là iD/IDSS và trục hoành là vGS/Vp. Độ dốc của đường cong là gm.
Một quy trình hợp lý để định vị giá trị tĩnh gần tâm của vùng vận hành tuyến tính là chọn và. Lưu ý từ Hình 6.20 rằng đây là gần điểm giữa của đường cong. Tiếp theo, chúng tôi chọn. Điều này cung cấp một loạt các giá trị cho vds giữ bóng bán dẫn ở chế độ pinch-off.
Hình 20 -iD/IDSS so với vGS/Vp
Chúng ta có thể tìm thấy độ dẫn điện tại điểm Q hoặc từ độ dốc của đường cong của Hình 20 hoặc bằng cách sử dụng phương trình (22). Nếu chúng ta sử dụng thủ tục này, tham số transconductance được đưa ra bởi,
(23)
Hãy nhớ rằng giá trị này của gm phụ thuộc vào giả định rằng ID được đặt ở một nửa IDSS và VGS . 0.3Vp. Các giá trị này thường đại diện cho một điểm khởi đầu tốt để thiết lập các giá trị không hoạt động cho JFE.