Jump to TINA Main Page & General Information 

• Mô phỏng Verilog
• Mô phỏng Verilog-A & AMS
• Mô phỏng VHDL
• Mô phỏng VHDL-AMS
• Mô phỏng hệ thốngC

SystemVerilog là phần mở rộng của ngôn ngữ mô tả phần cứng Verilog, cũng có trong TINA.
Trong TINA SystemVerilog được dịch tự động sang SystemC, có thể được biên dịch bằng MS Visual Studio, cung cấp mã rất nhanh và được tối ưu hóa. Bạn có thể tìm thấy một số ví dụ về mạch trong thư mục Ví dụ\HDL\SystemVerilog của TINA.

Ví dụ SystemVerilog: