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• Verilog-A和AMS仿真
• SystemVerilog 仿真
• VHDL仿真
• VHDL-AMS 仿真
• SystemC仿真

TINA还包括一个功能强大的数字Verilog仿真引擎。 与VHDL相比，Verilog的优势在于它更易于学习和理解，但VHDL中有更多功能。

TINA可以将Verilog模型和其他数字组件转换为可合成的VHDL代码，使用Xilinx的Webpack软件，您可以生成描述设计实现的位流文件，然后将其上传到Xilinx FPGA芯片。

以下电路使用VHDL和Verilog比较相同的全加器电路。

原理图部分是相同的，只有宏中的代码是不同的。

您可以双击VHDL或Verilog宏，然后按Enter宏查看完整的详细信息并根据需要编辑代码：

基本部分非常相似：

如果从Analysis菜单运行Digital Timing Analysis。 将出现以下图表：

您可以看到两个型号的输出信号完全相同。