使用TINACloud进行数字VHDL仿真

VHDL（VHSIC（超高速集成电路）硬件描述语言）是一种IEEE标准硬件描述语言，由电子设计者用于在制造之前描述和模拟他们的芯片和系统。

TINACloud 现在包含强大的数字 VHDL 仿真引擎。 TINACloud 中的任何数字电路都可以自动转换为 VHDL 代码并作为 VHDL 设计进行分析。此外，您还可以分析 VHDL 中可用的各种硬件，并在 VHDL 中定义您自己的数字组件和硬件。 VHDL的巨大优势不仅在于它是IEEE标准，而且可以在FPGA和CPLD等可编程逻辑器件中自动实现。

如果在分析/选项菜单中设置了生成可综合代码复选框，TINACloud 可以生成可综合 VHDL 代码以及相应的 UCF 文件。您可以使用 T&M 菜单中的“创建 VHD 和 UCF 文件”命令保存创建的 VHD 和 UCF 文件。您可以使用 Xilinx 的免费实用程序 Webpack 读取这些文件，生成描述设计实现的比特流文件，然后将其上传到 Xilinx FPGA 芯片。

示例：以下电路是以VHDL定义的计数器。

单击图片，使用TINACloud在线运行模拟

运行分析/数字VHDL仿真，给出如下图：

如果单击“计数器”块并在 HDL 行中按...按钮，您可以看到定义计数器的 VHDL 代码

图书馆使用ieee.std_logic_1164.all; 使用ieee.std_logic_arith.all; -------------------------------------------------- -ENTITY计数器是端口（时钟：在std_logic中;清除：在std_logic中; QA，QB，QC，QD：out std_logic）; 结束计数器； -------------------------------------------------- -计数器的架构行为是信号Pre_Q：unsigned（3 downto 0）; 开始-如果clear ='1'，则Pre_Q <=“ 0000”;开始计数器过程（时钟，clear）的行为描述； elsif（clock ='1'and clock'event）然后QA <= Pre_Q（0）; QB <= Pre_Q（1）; QC <= Pre_Q（2）; QD <= Pre_Q（3）; Pre_Q <= Pre_Q +1; 万一; 结束过程结束行为； 

在TINA中，您可以更改VHDL代码并立即查看效果。

改变线 Pre_Q <= Pre_Q +1; 以上到 Pre_Q <= Pre_Q +2; 并关闭对话框。

现在分析/数字VHDL仿真产生如下图：