使用TINACloud进行数字VHDL仿真

VHDL(VHSIC(超高速集成电路)硬件描述语言)是一种IEEE标准硬件描述语言,由电子设计者用于在制造之前描述和模拟他们的芯片和系统。

TINACloud现在包含一个功能强大的数字VHDL仿真引擎。 TINACloud中的任何数字电路都可以自动转换为VHDL代码并作为VHDL设计进行分析。 此外,您可以分析VHDL中可用的各种硬件,并使用VHDL定义您自己的数字组件和硬件。 VHDL的巨大优势不仅在于它是IEEE标准,而且还可以在FPGA和CPLD等可编程逻辑器件中自动实现。

如果在“分析/选项”菜单中设置了“生成可合成代码”复选框,则TINACloud可以生成可合成的VHDL代码以及相应的UCF文件。 您可以使用T&M菜单中的“创建VHD和UCF文件”命令保存创建的VHD和UCF文件。 您可以使用Xilinx的免费实用程序Webpack读取这些文件,生成描述设计实现的位流文件,然后将其上传到Xilinx FPGA芯片。

示例:以下电路是以VHDL定义的计数器。

单击图片,使用TINACloud在线运行模拟

运行分析/数字VHDL仿真,给出如下图:

数字VHDL仿真,图像3

如果单击“计数器”块并在HDL行中按下...按钮,则可以看到定义计数器的VHDL代码

图书馆; 使用ieee.std_logic_1164.all; 使用ieee.std_logic_arith.all; -------------------------------------------------- -  ENTITY计数器是端口(时钟:在std_logic中;清除:在std_logic中; QA,QB,QC,QD:输出std_logic); 结束柜台; -------------------------------------------------- - 架构behv of counter是信号Pre_Q:unsigned(3 downto 0); BEGIN  - 如果clear ='1'则Pre_Q <=“0000”,则开始计数器过程(时钟,清除)的行为描述; elsif(clock ='1'和clock'event)然后QA <= Pre_Q(0); QB <= Pre_Q(1); QC <= Pre_Q(2); QD <= Pre_Q(3); Pre_Q <= Pre_Q + 1; 万一; 结束过程; 结束behv; 

在TINA中,您可以更改VHDL代码并立即查看效果。

改变线 Pre_Q <= Pre_Q + 1; 以上到 Pre_Q <= Pre_Q + 2; 并关闭对话框。

现在分析/数字VHDL仿真产生如下图:

数字vhdl模拟,图像4