TINA中的VHDL仿真包含在所有版本中

TINA中的VHDL仿真包含在所有版本中

VHDL(VHSIC(超高速集成电路)硬件描述语言)是一种IEEE标准硬件描述语言,由电子设计者用于在制造之前描述和模拟他们的芯片和系统。

TINA版本7及更高版本现在包括一个功能强大的数字VHDL仿真引擎。 TINA中的任何数字电路都可以自动转换为VHDL代码并作为VHDL设计进行分析。 此外,您可以分析VHDL中可用的各种硬件,并使用VHDL定义您自己的数字组件和硬件。 VHDL的巨大优势不仅在于它是IEEE标准,而且还可以在FPGA和CPLD等可编程逻辑器件中自动实现。

如果在“分析/选项”菜单中设置了“生成可合成代码”复选框,则TINA可以生成可合成的VHDL代码以及相应的UCF文件。 您可以使用T&M菜单中的“创建VHD和UCF文件”命令保存创建的VHD和UCF文件。 您可以使用Xilinx的免费实用程序Webpack读取这些文件,生成描述设计实现的位流文件,然后将其上传到Xilinx FPGA芯片。

示例:以下电路是以VHDL定义的计数器。
数字VHDL仿真,图像1
运行分析/数字VHDL仿真,给出如下图:
VHDL模拟,图像2
如果双击TINA中的Counter块并按Enter Macro按钮,您可以看到定义Counter的VHDL代码:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

在TINA中,您可以更改VHDL代码并立即查看效果。

改变线 Pre_Q <= Pre_Q + 1; 以上到 Pre_Q <= Pre_Q + 2; 并关闭对话框。

现在分析/数字VHDL仿真产生下图

你也可以在TINA学习这个电路 互动模式.