SystemVerilog 仿真
Verilog A和AMS仿真
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SystemVerilog 是 Verilog 硬件描述语言的扩展,也包含在 TINA 中。
在 TINA 中,SystemVerilog 自动转换为 SystemC,可以使用 MS Visual Studio 进行编译,提供非常快速和优化的代码。 您可以在 TINA 的 Examples\HDL\SystemVerilog 文件夹中找到几个电路示例。