TINA中的VHDL仿真包含在所有版本中

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VHDL（VHSIC（超高速集成電路）硬件描述語言）是一種IEEE標準硬件描述語言，由電子設計者用於在製造之前描述和模擬他們的芯片和系統。

TINA版本7及更高版本現在包括一個功能強大的數字VHDL仿真引擎。 TINA中的任何數字電路都可以自動轉換為VHDL代碼並作為VHDL設計進行分析。此外，您可以分析VHDL中可用的各種硬件，並使用VHDL定義您自己的數字組件和硬件。 VHDL的巨大優勢不僅在於它是IEEE標準，而且還可以在FPGA和CPLD等可編程邏輯器件中自動實現。

如果在“分析/選項”菜單中設置了“生成可合成代碼”複選框，則TINA可以與相應的UCF文件一起生成可合成的VHDL代碼。您可以使用T＆M菜單中的“創建VHD和UCF文件”命令來保存創建的VHD和UCF文件。您可以使用Xilinx的免費實用程序Webpack讀取這些文件，生成描述設計實現的位流文件，然後將其上傳到Xilinx FPGA芯片。

示例：以下電路是以VHDL定義的計數器。

運行分析/數字VHDL仿真，給出如下圖：

如果雙擊TINA中的Counter塊並按Enter Macro按鈕，您可以看到定義Counter的VHDL代碼：

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;

在TINA中，您可以更改VHDL代碼並立即查看效果。

改變線 Pre_Q <= Pre_Q +1; 以上到 Pre_Q <= Pre_Q +2; 並關閉對話框。

現在分析/數字VHDL仿真產生下圖

你也可以在TINA學習這個電路互動模式.