數字Verilog電子電路仿真

數字Verilog電子電路仿真

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TINA還包括一個功能強大的數字Verilog仿真引擎。 與VHDL相比,Verilog的優勢在於它更易於學習和理解,但VHDL中有更多功能。

TINA可以將Verilog模型和其他數字組件轉換為可合成的VHDL代碼,使用Xilinx的Webpack軟件,您可以生成描述設計實現的位流文件,然後將其上傳到Xilinx FPGA芯片。

以下電路使用VHDL和Verilog比較相同的全加器電路。
數字Verilog模擬,圖像1

原理圖部分是相同的,只有宏中的代碼是不同的。

您可以雙擊VHDL或Verilog宏,然後按Enter宏查看完整的詳細信息並根據需要編輯代碼:

基本部分非常相似:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
如果從Analysis菜單運行Digital Timing Analysis。 將出現以下圖表:

您可以看到兩個型號的輸出信號完全相同。