使用TINACloud進行數字VHDL仿真

VHDL(VHSIC(超高速集成電路)硬件描述語言)是一種IEEE標準硬件描述語言,由電子設計者用於在製造之前描述和模擬他們的芯片和系統。

TINACloud現在包含一個功能強大的數字VHDL仿真引擎。 TINACloud中的任何數字電路都可以自動轉換為VHDL代碼並作為VHDL設計進行分析。 此外,您可以分析VHDL中可用的各種硬件,並使用VHDL定義您自己的數字組件和硬件。 VHDL的巨大優勢不僅在於它是IEEE標準,而且還可以在FPGA和CPLD等可編程邏輯器件中自動實現。

如果在“分析/選項”菜單中設置了“生成可合成代碼”複選框,則TINACloud可以生成可合成的VHDL代碼以及相應的UCF文件。 您可以使用T&M菜單中的“創建VHD和UCF文件”命令保存創建的VHD和UCF文件。 您可以使用Xilinx的免費實用程序Webpack讀取這些文件,生成描述設計實現的位流文件,然後將其上傳到Xilinx FPGA芯片。

示例:以下電路是以VHDL定義的計數器。

單擊圖片,使用TINACloud在線運行模擬

運行分析/數字VHDL仿真,給出如下圖:

數字VHDL仿真,圖像3

如果單擊“計數器”塊並在HDL行中按下...按鈕,則可以看到定義計數器的VHDL代碼

圖書館; 使用ieee.std_logic_1164.all; 使用ieee.std_logic_arith.all; -------------------------------------------------- -  ENTITY計數器是端口(時鐘:在std_logic中;清除:在std_logic中; QA,QB,QC,QD:輸出std_logic); 結束櫃檯; -------------------------------------------------- - 架構behv of counter是信號Pre_Q:unsigned(3 downto 0); BEGIN  - 如果clear ='1'則Pre_Q <=“0000”,則開始計數器過程(時鐘,清除)的行為描述; elsif(clock ='1'和clock'event)然後QA <= Pre_Q(0); QB <= Pre_Q(1); QC <= Pre_Q(2); QD <= Pre_Q(3); Pre_Q <= Pre_Q + 1; 萬一; 結束過程; 結束behv; 

在TINA中,您可以更改VHDL代碼並立即查看效果。

改變線 Pre_Q <= Pre_Q + 1; 以上到 Pre_Q <= Pre_Q + 2; 並關閉對話框。

現在分析/數字VHDL仿真產生如下圖:

數字vhdl模擬,圖像4