3. Junction-kenttätransistori (JFET)
VIRTA - 3. Ristikkokenttätransistori (JFET)
PREVIOUS- 2. Metallioksidipuolijohde FET (MOSFET)
Junction-kenttätransistori (JFET)
MOSFET: llä on useita etuja risteyskenttävaikutransistorin (JFET) suhteen. Erityisesti MOSFETin tulonkestävyys on korkeampi kuin JFET. Tästä syystä MOSFET valitaan useimmissa sovelluksissa JFET: in hyväksi. JFET: ää käytetään kuitenkin edelleen rajoitetuissa tilanteissa, erityisesti analogisissa sovelluksissa.
Olemme nähneet, että MOSFET-parannukset tarvitsevat ei-nolla-portin jännitteen muodostaakseen johdon kanavan. Mitään enemmistön kantovirtaa ei voi virrata lähteen ja viemärin välillä ilman tätä käytettyä hilapistettä. Sitä vastoin JFET ohjaa enemmistön kantoaaltovirran johtavuutta olemassa olevassa kanavassa kahden ohmisen koskettimen välillä. Tämä tapahtuu muuttamalla laitteen vastaavaa kapasitanssia.
Vaikka lähestymme JFET-laitteita käyttämättä aiemmin saatuja tuloksia MOSFET-laitteille, näemme monia yhtäläisyyksiä kahden tyyppisten laitteiden toiminnassa. Nämä yhtäläisyydet on tiivistetty osassa 6: ”MOSFETin vertailu JFET: ään”.
Kuvio 13 esittää JFET: n fyysisen rakenteen kaavion. Kuten BJT, JFET on kolmen päätelaitteen. Se on periaatteessa vain yksi pn portin ja kanavan välisen risteyksen sijaan kaksi kuin BJT: ssä (vaikka näyttää olevan kaksi pn Kuvassa 13 esitetyt liitokset, ne on kytketty rinnakkain kytkemällä porttiliittimet yhteen. Niitä voidaan siten käsitellä yhtenä liitoksena).
- n-kanava JFET, joka on esitetty kuviossa 14 (a), on rakennettu käyttäen kaistalevyä n-tyyppinen materiaali kahdella p-tyyppiset materiaalit, jotka on levitetty nauhaan, yksi kummallakin puolella. p-kanava JFETissä on nauha p-tyyppinen materiaali kahdella n-tyyppiset materiaalit, jotka on hajotettu nauhaan, kuten kuvassa 13 (b) on esitetty. Kuva 13 näyttää myös piirisymbolit.
Jotta voisit saada käsityksen JFET: n toiminnasta, yhdistä se n-kanava JFET ulkoiselle piirille, kuten kuvassa 14 (a) on esitetty. Positiivinen syöttöjännite, VDD, käytetään viemäriin (tämä on analoginen. \ t VCC BJT: n syöttöjännite) ja lähde on liitetty yhteiseen (maahan). Portin syöttöjännite, VGG, sovelletaan porttiin (tämä on analoginen VBB BJT: lle).
Kuva 13-JFETin fyysinen rakenne
VDD antaa tyhjennyslähteen jännitteen, vDS, joka aiheuttaa poistovirran, iD, virtaamaan valua lähteestä. Koska porttilähteen liitos on käänteisen puolueellinen, nollaportin nykyiset tulokset. Viemäysvirta, iD, joka on yhtä suuri kuin lähdevirta, on kanavalla, jota ympäröi p-tyyppiset portit. Gate-to-source -jännite, vGS, joka on yhtä suuri, luo a köyhdytysalue kanavassa, joka vähentää kanavan leveyttä. Tämä puolestaan lisää viemärin ja lähteen välistä vastusta.
Kuva 14 - n-kanavainen JFET kytketty ulkoiseen piiriin
Pidämme JFET: n toimintaa vGS = 0, kuten kuviossa 14 (b) on esitetty. Viemäysvirta, iD, läpi n-kanava läpivientistä lähteeseen aiheuttaa jännitteen alenemisen kanavaa pitkin, ja sen potentiaali on korkeampi valuma-portin liitoskohdassa. Tämä positiivinen jännite tyhjennysportin risteyksessä kääntää kääntöpuolen pn risteyksessä ja tuottaa tyhjennysalueen, kuten kuvion 14 (b) pimeällä varjostetulla alueella näkyy. Kun kasvamme vDS, tyhjennysvirta, iD, myös kasvaa, kuten kuviossa 15 on esitetty.
Tämä toimenpide johtaa suurempaan tyhjennysalueeseen ja kanavavastuksen lisääntymiseen viemärin ja lähteen välillä. Kuten vDS lisätään edelleen, saavutetaan piste, jossa tyhjennysalue katkaisee koko kanavan tyhjennysreunasta ja tyhjennysvirta saavuttaa sen kyllästyspisteen. Jos kasvamme vDS tämän pisteen jälkeen, iD pysyy suhteellisen vakiona. Kyllästetyn tyhjennysvirran arvo VGS = 0 on tärkeä parametri. Se on tyhjennyslähteen kyllästysvirta, IDSS. Löysimme sen olevan KVT2 tyhjennystilaan MOSFET. Kuten kuviosta 15 nähdään, kasvaa vDS tämän ns. kanavan ulkopuolella hyppysellinen-off kohta (-VP, IDSS) aiheuttaa erittäin vähäisen kasvun iD, ja iD-vDS ominaisuuskäyrä on lähes tasainen (ts. iD pysyy suhteellisen vakiona vDS kasvaa edelleen). Muista tuo VT (nyt nimetty VP) on negatiivinen n-kanavalaite. Käyttö puristuspisteen ulkopuolella (kyllästysalueella) saadaan, kun tyhjennysjännite, VDS, on suurempi kuin -VP (katso kuva 15). Esimerkiksi sanotaan VP = -4V, tämä tarkoittaa, että tyhjennysjännite, vDS, sen on oltava suurempi tai yhtä suuri kuin - (- 4V), jotta JFET pysyy kyllästysalueella (normaalikäytössä).
Tämä kuvaus osoittaa, että JFET on tyhjennystyyppinen laite. Odotamme sen ominaisuuksien olevan samankaltaisia kuin tyhjennys MOSFETien. On kuitenkin olemassa tärkeä poikkeus: Vaikka on mahdollista käyttää tyhjennystyyppistä MOSFETia parannustilassa (käyttämällä positiivista vGS jos laite on n-kanava) tämä ei ole käytännöllinen JFET-tyyppisessä laitteessa. Käytännössä suurin vGS on rajoitettu noin 0.3V: hen vuodesta pn-liitäntä pysyy olennaisesti katkaisuna tällä pienellä eteenpäin tulevalla jännitteellä.
Kuva 15 –– iD vastaan vDS ominaista n-kanava JFET (VGS = 0V)
3.1 JFET Gate-To-Source -jännitteen vaihtelu
Edellisessä osassa kehitimme iD-vDS ominaisuuskäyrä VGS = 0. Tässä osiossa pidämme täydellistä iD-vDS ominaisuuksia eri arvoille vGS. Huomaa, että BJT: n tapauksessa ominaiskäyrät (iC-vCE) omistaa iB parametrina. FET on jänniteohjattu laite missä vGS valvoo. Kuva 16 näyttää iD-vDS molemmille n-kanava ja p-kanava JFET.
Kuva 16-iD-vDS JFET: n ominaispiirteet
Kuten kasvaa 
(vGS on negatiivisempi n-kanava ja positiivisempi a: lle p-kanava) tyhjennysalue muodostuu ja puristuminen saavutetaan pienemmille arvoille iD. Näin ollen n-kanavan JFET kuvasta 16 (a), suurin iD pienenee IDSS as vGS tehdään negatiivisemmaksi. Jos vGS lasketaan edelleen (negatiivisempi), arvo vGS saavutetaan, jonka jälkeen iD on nolla riippumatta arvosta vDS. Tämä arvo on vGS kutsutaan VGS (OFF)tai puristusjännite (Vp). Arvo Vp on negatiivinen n-kanava JFET ja positiivinen a: lle p-kanava JFET. Vp voidaan verrata VT tyhjennystilaan MOSFET.
3.2 JFET -siirto-ominaisuudet
Siirtoominaisuus on viemärivirran juoni, iD, riippuen valuma-lähde-jännitteestä, vDS, kanssa vGS yhtä suuri kuin vakiojännitteiden joukko (vGS = -3V, -2, -1V, 0V kuviossa 16 (a)). Siirtoominaisuus on lähes riippumaton arvosta vDS koska sen jälkeen kun JFET on saavuttanut \ t iD pysyy suhteellisen vakiona arvojen kasvattamiseksi vDS. Tämä voidaan nähdä iD-vDS kuvion 16 käyrät, joissa kukin käyrä on likimain tasainen vDS>Vp.
Kuvassa 17 näytetään siirto-ominaisuudet ja iD-vDS ominaisuudet n-kanava JFET. Kartoitamme ne yhteisellä iD akseli näyttää, miten hankkia toinen toisesta. Siirtoominaisuudet voidaan saada iD-vDS käyrät kuvan 17 katkoviivojen osoittamalla tavalla. Hyödyllisin menetelmä siirtymisominaisuuden määrittämiseksi kyllästysalueella on seuraavan suhteen (Shockley-yhtälö):
(16)
Siksi meidän on vain tiedettävä IDSS ja Vp määrittää koko ominaisuus. Valmistajien tietolomakkeissa annetaan usein nämä kaksi parametria, joten siirto-ominaisuus voidaan rakentaa. Vp valmistajan tekniset tiedot on merkitty VGS (OFF). Ota huomioon, että iD kyllästyy, eli muuttuu vakiona vDS ylittää jännitteen, joka tarvitaan kanavan puristamiseen. Tämä voidaan ilmaista yhtälönä vDS, sat varten kukin seuraavasti:
(17)
As vGS tulee negatiivisemmaksi, puristuminen tapahtuu pienemmillä arvoilla vDS ja kyllästysvirta pienenee. Lineaarisen toiminnan hyödyllinen alue on yli puristusvoiman ja rikkoutumisjännitteen alapuolella. Tässä alueella iD on kylläinen ja sen arvo riippuu vGS, yhtälön (16) tai siirtoominaisuuden mukaan.
Kuva 17 - JFET-siirtoominaisuuksien käyrät
Siirto ja iD-vDS JFET: n ominaiskäyrät, jotka on esitetty kuvassa 17, eroavat BJT: n vastaavista käyristä. BJT-käyrät voidaan esittää niin tasaisesti, että ne ovat perusvirran tasaisia vaiheita varten lineaarisen suhteen vuoksi iC ja iB. JFET: llä ja MOSFET: llä ei ole virtaa, joka on analoginen perusvirran kanssa, koska porttivirrat ovat nolla. Siksi meidän on pakko näyttää käyrien perhe iD vs. vDSja suhteet ovat hyvin epälineaarisia.
Toinen ero liittyy ominaiskäyrien ohmisen alueen koon ja muodon suhteen. Muista, että käytämme BJT: tä käytettäessä epälineaarista toimintaa välttämällä alemman 5%: n arvoista arvoista vCE (eli kylläisyysalue). Näemme, että JFET: n ohmisen alueen leveys on portin ja lähdön jännitteen funktio. Ohminen alue on melko lineaarinen, kunnes polvi esiintyy lähellä puristusta. Tätä aluetta kutsutaan nimellä ohminen alue koska kun transistoria käytetään tässä alueella, se käyttäytyy kuin ohminen vastus, jonka arvo määräytyy arvon vGS. Kun portista lähteeseen -jännitteen suuruus pienenee, ohmialueen leveys kasvaa. Huomaamme myös kuvasta 17, että rikkoutumisjännite on portista lähteeseen -jännitteen funktio. Itse asiassa kohtuullisen lineaarisen signaalinvahvistuksen saamiseksi meidän on käytettävä vain suhteellisen pientä segmenttiä näistä käyristä - lineaarisen toiminnan alue on aktiivisella alueella.
As vDS nousee nollasta, jokaisella käyrällä on tauko, jonka ylittyessä tyhjennysvirta kasvaa hyvin vähän vDS kasvaa edelleen. Tällä tyhjennyslähtöjännitteen arvolla esiintyy puristusta. Puristumisarvot on merkitty kuvassa 17 ja ne on liitetty katkoviivaan, joka erottaa ohmisen alueen aktiivisesta alueesta. Kuten vDS jatkuu kasvavan yli puristumisen jälkeen, piste saavutetaan, kun virtauksen ja lähteen välinen jännite muuttuu niin suureksi lumivyöryjen jakautuminen tapahtuu. (Tämä ilmiö esiintyy myös diodeissa ja BJT: ssä). Jakautumispisteessä iD kasvaa jyrkästi, kun kasvu on vähäistä vDS. Tämä hajoaminen tapahtuu porttikanavan liitoksen poistopäässä. Näin ollen, kun tyhjennysportin jännite, vDG, ylittää jännitteen (BVGDS varten pn risteyksessä), lumivyöry tapahtuu [ vGS = 0 V]. Tässä vaiheessa iD-vDS Ominaisuus osoittaa kuvion 17 oikeassa osassa olevan erikoisen muodon.
Puristavan jännitteen ja lumivyöryjen jakautumisen välistä aluetta kutsutaan nimellä aktiivinen alue, vahvistimen toiminta-alue, kylläisyysaluetai pinch-off-alue. Ohmista aluetta (ennen puristusta) kutsutaan tavallisesti nimellä triode-alue, mutta sitä kutsutaan joskus nimellä jänniteohjattu alue. JFET: ää käytetään ohmisella alueella sekä muuttuvan vastuksen ollessa toivottuna että sovellusten vaihtamisessa.
Häiriöjännite on vGS sekä vDS. Koska portin ja lähteen jännitteen suuruus kasvaa (negatiivisempi n-kanava ja positiivisempi p-kanava), häiriöjännite pienenee (katso kuva 17). Kanssa vGS = Vp, tyhjennysvirta on nolla (paitsi pieni vuotovirta) ja vGS = 0, tyhjennysvirta kyllästyy arvoon,
(18)
IDSS on kyllästymisvirtauslähteeseen.
Tyhjennyksen ja hajoamisen välillä nieluvirta on kyllästynyt eikä se muutu merkittävästi vDS. Kun JFET läpäisee puristetun toimintapisteen, arvo on iD voidaan saada ominaispiirteistä tai yhtälöstä
(19)
Tämän yhtälön tarkempi versio (ottaen huomioon ominaispiirteiden pieni kaltevuus) on seuraava:
(20)
λ on analoginen λ MOSFETille ja 1 /VA BJT: ille. Siitä asti kun λ on pieni, oletamme, että 
. Tämä oikeuttaa toisen tekijän jättämisen pois yhtälöstä ja käyttämällä likiarvoa biasoinnille ja suurille signaalianalyyseille.
Kylläisyyden tyhjennys-lähde -virta, IDSS, on lämpötilan funktio. Lämpötilan vaikutukset Vp eivät ole suuria. Kuitenkin, IDSS pienenee lämpötilan kasvaessa, 25: n lasku on yhtä suuri kuin 100%o lämpötilan nousu. Vielä suurempia vaihteluja esiintyy Vp ja IDSS valmistusprosessin vähäisten vaihtelujen vuoksi. Tämä on nähtävissä katsomalla 2N3822: n liitettä, jossa maksimi on IDSS on 10 mA ja minimi 2 mA.
Tässä osassa olevat virrat ja jännitteet esitetään luvussa n-kanava JFET. Arvot a p-kanava JFET ovat päinvastaisia kuin ne, jotka on annettu n-kanavan.
3.3 JFET-pienimerkkinen AC-malli
JFET-pienisignaalimallia voidaan johtaa samojen menettelyjen mukaisesti, joita käytetään MOSFET-järjestelmässä. Malli perustuu yhtälön (20) suhteeseen. Jos harkitsemme vain ac meillä on jännite ja virta
(21)
Yhtälön (21) parametrit ovat osittaisten johdannaisten,
(22)
Tuloksena oleva malli on esitetty kuvassa 18. Huomaa, että malli on samanlainen kuin aiemmin johdettu MOSFET-malli, paitsi että gm ja ro lasketaan eri kaavoilla. Itse asiassa kaavat ovat identtisiä, jos Vp on korvattu VT.
Kuva 18 - JFET-pienen signaalin vaihtomalli
Voit suunnitella JFET-vahvistimen Q-pisteen dc biasvirta voidaan määrittää joko graafisesti tai käyttämällä piirianalyysiä olettaen transistorin puristustilan. dc Q-pisteen bias-virran pitäisi olla 30%: n ja 70%: n välillä IDSS. Tämä etsii Q-pisteen ominaispiirteiden kaikkein lineaarisimmalle alueelle.
Suhde välillä iD ja vGS Kuvio 20 voidaan kuvata dimensioottomasta kaaviosta (ts. normalisoitu käyrä).
Tämän kaavion pystyakseli on iD/IDSS ja vaaka-akseli on vGS/Vp. Käyrän kaltevuus on gm.
Kohtuullinen menetelmä lepoarvon sijoittamiseksi lineaarisen toiminta-alueen keskelle on valita ja. Huomaa kuvasta 6.20, että tämä on lähellä käyrän keskipistettä. Seuraavaksi valitsemme. Tämä antaa laajan valikoiman arvoja arvolle vds joka pitää transistorin puristustilassa.
Kuva 20 -iD/IDSS vastaan vGS/Vp
Pystymme löytämään trans-konduktanssin Q-pisteessä joko kuvion 20 käyrän kaltevuudesta tai käyttämällä yhtälöä (22). Jos käytämme tätä menettelyä, transconductance-parametri annetaan,
(23)
Muista, että tämä arvo on gm riippuu olettamuksesta, että ID on asetettu puoleen IDSS ja VGS . 0.3Vp. Nämä arvot muodostavat yleensä hyvän lähtökohdan JFET: n lepoarvojen asettamiselle.