टीएचएनए में वीएचडीएल सिमुलेशन सभी संस्करणों में शामिल है

टीएचएनए में वीएचडीएल सिमुलेशन सभी संस्करणों में शामिल है

VHDL (VHSIC (बहुत ही हाई स्पीड इंटीग्रेटेड सर्किट) हार्डवेयर विवरण भाषा) एक IEEE- मानक हार्डवेयर वर्णन भाषा है जिसका उपयोग इलेक्ट्रॉनिक डिज़ाइनर द्वारा निर्माण से पहले उनके चिप्स और प्रणालियों का वर्णन और अनुकरण करने के लिए किया जाता है।

टीना संस्करण 7 और उच्चतर अब एक शक्तिशाली डिजिटल VHDL सिमुलेशन इंजन शामिल हैं। टीना में किसी भी डिजिटल सर्किट को स्वचालित रूप से VHDL कोड में परिवर्तित किया जा सकता है और VHDL डिज़ाइन के रूप में विश्लेषण किया जा सकता है। इसके अलावा, आप VHDL में उपलब्ध हार्डवेयर की विस्तृत श्रृंखला का विश्लेषण कर सकते हैं और VHDL में अपने स्वयं के डिजिटल घटकों और हार्डवेयर को परिभाषित कर सकते हैं। वीएचडीएल का महान लाभ केवल यह नहीं है कि यह एक आईईईई मानक है, लेकिन यह भी FPGAs और CPLDs जैसे प्रोग्राम योग्य तर्क उपकरणों में स्वचालित रूप से महसूस किया जा सकता है।

यदि TNA विश्लेषण / विकल्प मेनू में सेट किया गया है, तो TINA संबंधित यूसीएफ फ़ाइल के साथ-साथ एक संश्लेषित VHDL कोड उत्पन्न कर सकता है। आप बनाए गए VHD और UCF फ़ाइलों को T & M मेनू में "Create VHD & UCF ​​फ़ाइल" कमांड से सहेज सकते हैं। आप इन फ़ाइलों को Xilinx की मुफ्त उपयोगिता वाले वेबपैक के साथ पढ़ सकते हैं, डिज़ाइन के कार्यान्वयन का वर्णन करने वाली बिट-स्ट्रीम फ़ाइल जनरेट कर सकते हैं और फिर इसे Xilinx FPGA चिप्स पर अपलोड कर सकते हैं।

उदाहरण: निम्नलिखित सर्किट एक काउंटर है, जिसे VHDL में परिभाषित किया गया है।
डिजिटल VHDL सिमुलेशन, छवि 1
रनिंग एनालिसिस / डिजिटल VHDL सिमुलेशन, निम्न आरेख देता है:
VHDL सिमुलेशन, छवि 2
यदि आप टीना में काउंटर ब्लॉक पर डबल-क्लिक करते हैं और एंटर मैक्रो बटन दबाते हैं तो आप काउंटर को परिभाषित करते हुए वीएचडीएल कोड देख सकते हैं:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

टीना में आप वीएचडीएल कोड को बदल सकते हैं और तुरंत प्रभाव देख सकते हैं।

लाइन बदलो Pre_Q <= Pre_Q + 1; से ऊपर Pre_Q <= Pre_Q + 2; और संवाद बंद करें।

अब विश्लेषण / डिजिटल वीएचडीएल सिमुलेशन निम्नलिखित आरेख का उत्पादन करता है

आप टीना में इस सर्किट का अध्ययन भी कर सकते हैं इंटरएक्टिव मोड.