10. Disenyo ng FET Amplifier
CURRENT - 10. Disenyo ng FET Amplifier
PREVIOUS- 9. Pagtatasa ng FET Amplifier
Disenyo ng FET Amplifier
Namin ngayon galugarin ang extension ng pagtatasa FET amplifier iniharap mas maaga sa kabanatang ito sa disenyo ng FET amplifiers. Susubukan naming tukuyin ang mga hindi alam sa problema sa disenyo, at pagkatapos ay bumuo ng mga equation para sa paglutas para sa mga unknowns na ito. Tulad ng karamihan sa disenyo ng electronics, ang bilang ng mga equation ay mas mababa kaysa sa bilang ng mga hindi alam. Ang mga karagdagang limitasyon ay itinatag upang matugunan ang ilang pangkalahatang layunin (hal., Pinakamababang gastos, mas kaibahan sa pagganap dahil sa mga pagbabago sa parameter).
10.1 Ang CS Amplifier
Ang pamamaraan ng disenyo ng isang CS amplifier ay iniharap sa seksyon na ito. Dapat naming bawasan ang JFET at ang pag-ubos ng disenyo ng MOSFET amplifier sa isang organisadong pamamaraan. Habang ito ay maaaring lumitaw sa
bawasan ang disenyo sa isang napaka-nakagawiang proseso, dapat mong kumbinsihin ang iyong sarili na naiintindihan mo ang pinagmulan ng bawat hakbang dahil maraming mga pagkakaiba-iba ang maaaring pagkatapos na kinakailangan. Kung ang gagawin mo lamang upang magdisenyo ng isang CS amplifier ay upang hindi mag-isip na "plug in" sa mga hakbang na ipinakita namin, nawawala mo ang buong punto ng talakayang ito. Bilang isang inhinyero, naghahanap ka ng mga bagay na ginagawa hindi karaniwang gawain. Ang pagbabawas ng teorya sa organisadong paraan ay ang gagawin mo. Hindi mo ilalapat ang mga pamamaraan na ginawa ng iba para sa iyo.
Ang mga amplifier ay dinisenyo upang matugunan ang mga kinakailangan sa pagkuha na ipinapalagay ang nais na mga pagtutukoy ay nasa loob ng saklaw ng transistor. Ang boltahe ng suplay, paglaban sa pagkarga, pagkakaroon ng boltahe at paglaban sa pag-input (o kasalukuyang pakinabang) ay karaniwang tinukoy. Ang trabaho ng taga-disenyo ay upang piliin ang mga halaga ng paglaban R1, R2, RD, at RS. Sumangguni sa Figure 40 habang sinusunod mo ang mga hakbang sa pamamaraan. Ipinagpapalagay ng pamamaraang ito na ang isang aparato ay napili at ang mga katangian nito ay kilala.
Figure 40 JFET CS amplifier
Una, pumili ng isang Q-point sa saturation region ng FET characteristic curves. Sumangguni sa mga alon ng Figure 40 (b) para sa isang halimbawa. Kinikilala nito VDSQ, VGSQ, at IDQ.
Ngayon, malutas namin ang dalawang resistors sa output loop, RS at RD. Dahil mayroong dalawang unknowns, nangangailangan kami ng dalawang independiyenteng equation. Magsisimula tayo sa pagsulat ng dc Ang KVL equation sa paligid ng loop-source loop,
(58)
Paglutas para sa kabuuan ng dalawang resistors magbubunga
(59)
(60)
Ang paglaban, RD, ay ang tanging hindi kilala sa equation na ito. Paglutas para sa RD nagreresulta sa isang parisukat na equation na may dalawang solusyon, isang negatibo at isang positibo. Kung ang positibong solusyon ay nagreresulta sa RD > K1, kaya nagpapahiwatig ng negatibo RS, isang bagong Q-point ang dapat piliin (ibig sabihin, i-restart ang disenyo). Kung ang positibong solusyon ay magbubunga RD < K1, maaari tayong magpatuloy.
Ngayon na RD ay kilala, malulutas tayo para sa RS gamit ang Equation (59), ang loop-to-source loop equation.
(61)
may RD at RS kilala, kailangan lang namin mahanap R1 at R2.
Nagsisimula kami sa pamamagitan ng muling pagsusulat ng KVL equation para sa gate-source loop.
(62)
Ang boltahe, VGS, ay nasa tapat ng polarity mula sa VDD. Kaya ang term IDQRS dapat mas malaki kaysa VGSQ sa magnitude. Kung hindi, VGG ay magkakaroon ng kabaligtaran polarity mula sa VDD, na hindi posible ayon sa Equation (62).
Kami ngayon ay nalutas para sa R1 at R2 ipagpalagay na ang VGG natagpuan ang may parehong polarity as VDD. Ang mga halaga ng risistor ay napili sa pamamagitan ng paghahanap ng halaga ng RG mula sa kasalukuyang-pakinabang na equation o mula sa input resistance. Malulutas tayo para sa R1 at R2.
(63)
Ipagpalagay na ngayon na ang Equation (62) ay nagreresulta sa a VGG na may tapat polarity of VDD. Hindi posible na malutas R1 at R2. Ang praktikal na paraan upang magpatuloy ay upang ipaalam VGG = 0 V. Kaya, 
. Mula noon VGG ay tinukoy ng Equation (62), ang dati na kinakalkula na halaga ng RS kailangang baguhin ngayon.
Figure 41 - CS amplifier
Sa Figure 41, kung saan ang isang kapasitor ay ginagamit upang laktawan ang isang bahagi ng RS, binubuo namin ang bagong halaga ng RS tulad ng sumusunod:
(64)
Ang halaga ng mga RSdc is RS1 + RS2 at ang halaga ng RBulsa is RS1.
Ngayon na mayroon tayong bagong RSdc, kailangan nating ulitin ang ilang mga naunang hakbang sa disenyo. Muli naming matukoy RD gamit ang KVL para sa loop-to-source loop.
(65)
Ang problema sa disenyo ngayon ay nagiging isa sa pagkalkula ng pareho RS1 at RS2 sa halip ng paghahanap lamang ng isang source risistor.
May bagong halaga para sa RD of K1 - RSdc, pumunta kami sa boltahe na makakuha ng pagpapahayag ng Equation (60) na may RBulsa ginagamit ito ac equation sa halip RS. Ang mga sumusunod na karagdagang hakbang ay dapat idagdag sa pamamaraan ng disenyo:
Nakita namin RBulsa (na kung saan ay simple RS1) mula sa equation ng boltahe
(66)
RBulsa ay ang tanging hindi kilala sa equation na ito. Paglutas para dito, nakita namin
(67)
Ipagpalagay na ngayon RBulsa ay natagpuan na maging positibo, ngunit mas mababa kaysa sa RSdc. Ito ay ang kanais-nais na kondisyon dahil
(68)
Pagkatapos ay ang aming disenyo ay kumpleto at
(69)
Ipagpalagay na RBulsa ay natagpuan na maging positibo ngunit lalong malaki kaysa RSdc. Hindi maaaring idisenyo ang amplifier na may boltahe at Q-point bilang napili. Ang isang bagong Q-point ay dapat piliin. Kung masyadong mataas ang boltahe, maaaring hindi posible na maapektuhan ang disenyo sa anumang Q-point. Ang isang iba't ibang mga transistor ay maaaring kinakailangan o ang paggamit ng dalawang hiwalay na yugto ay maaaring kailanganin.
10.2 Ang CD Amplifier
Ipinakikita namin ngayon ang pamamaraan ng disenyo para sa CD JFET amplifier. Tinukoy ang mga sumusunod na dami: kasalukuyang pakinabang, paglaban ng pag-load, at VDD. Ang paglaban ng input ay maaaring tukuyin sa halip na kasalukuyang makakuha. Sumangguni sa circuit ng Larawan 39 habang pinag-aaralan mo ang sumusunod na pamamaraan. Muli, pinapaalalahanan namin sa iyo na ang proseso ng pagbawas ng teorya sa isang hanay ng mga hakbang ay ang mahalagang bahagi ng talakayang ito - hindi ang mga tunay na hakbang.
Piliin muna ang isang Q-point sa gitna ng FET na mga curve ng katangian sa tulong ng Larawan 20 ("Kabanata 3: Junction field-effect transistor (JFET)"). Tinutukoy ng hakbang na ito VDSQ, VGSQ, IDQ at gm.
Maaari naming malutas ang risistor na konektado sa pinagmulan sa pamamagitan ng pagsusulat ng dc Ang KVL equation sa paligid ng loop-to-source loop.
(70)
mula sa kung saan namin mahanap ang dc halaga ng RS,
(71)
Susunod na namin makita ang ac halaga ng paglaban, RBulsa, mula sa rearranged kasalukuyang equation ng pagtaas, Equation (55).
(72)
saan RG = Rin. Kung hindi tinukoy ang paglaban ng input, ipaalam RBulsa = RSdc at kalkulahin ang paglaban ng input mula sa Equation (72). Kung ang paglaban ng input ay hindi sapat na mataas, maaaring kinakailangan na baguhin ang lokasyon ng Q-point.
If Rin ay tinukoy, kinakailangang kalkulahin RBulsa mula sa Equation (72). Sa ganitong kaso, RBulsa ay naiiba mula sa RSdc, kaya binago natin ang bahagi ng RS na may isang kapasitor.
Namin ngayon ang aming pansin sa input bias circuitry. Tinutukoy namin VGG gamit ang equation,
(73)
Walang bahagi pagbabaligtad ay ginawa sa isang source follower FET amplifier at VGG ay karaniwang ng parehong polarity bilang supply boltahe.
Ngayon na VGG ay kilala, tinutukoy namin ang mga halaga ng R1 at R2 mula sa Thevenin katumbas ng bias circuitry
(74)
Mayroong kadalasang sapat na alisan ng tubig sa isang SF upang bumuo ng kabaligtaran na polarity boltahe na kinakailangan upang mabawi ang mga negatibong voltages na kinakailangan ng gate ng JFET. Samakatuwid, maaaring gamitin ang normal na boltahe na bahagi ng biasing.
Figure 44 - CD amplifier sa bahagi ng RS bypassed
Nagbalik na kami ngayon sa problema ng pagtukoy sa paglaban ng input. Maaari naming ipagpalagay na bahagi ng RS ay na-bypassed, tulad ng sa Figure 44, na humahantong sa iba't ibang mga halaga ng RBulsa at RSdc. Ginagamit namin ang Equation (71) upang malutas para sa RSdc. Susunod, hayaan namin RG katumbas ng tinukoy na halaga ng Rin, at gamitin ang Equation (72) upang malutas para sa RBulsa.
Kung ang RBulsa kinakalkula sa itaas ay mas maliit kaysa sa RSdc, ang disenyo ay nagagawa sa pamamagitan ng pag-bypass RS2 na may isang kapasitor. Tandaan iyan RBulsa = RS1 at RSdc = RS1 + RS2. Kung sa kabilang banda, RBulsa ay mas malaki kaysa sa RSdc, ang Q-point ay dapat ilipat sa ibang lokasyon. Pumili kami ng mas maliit VDS kaya nagiging sanhi ng mas mataas na boltahe upang bumaba sa kabuuan RS1 + RS2, Na ginagawang RSdc mas malaki. Kung VDS ay hindi maaaring mabawasan nang sapat upang gawin RSdc mas malaki sa RBulsa, pagkatapos ang amplifier ay hindi maaaring idisenyo gamit ang naibigay na kasalukuyang pakinabang, Rin, at uri ng FET. Ang isa sa tatlong mga pagtutukoy ay dapat na mabago, o ang pangalawang amplifier yugto ay dapat gamitin upang magbigay ng kinakailangang pakinabang.
10.3 Ang SF Bootstrap Amplifier
Sinusuri na natin ngayon ang isang pagkakaiba-iba ng CD amplifier na kilala bilang SF (o CD) bootstrap FET amplifier. Ang circuit na ito ay isang espesyal na kaso ng SF na tinatawag na bootstrap circuit at isinalarawan sa Figure 45.
Narito ang bias ay binuo sa kabuuan lamang ng isang bahagi ng source risistor. Binabawasan nito ang pangangailangan para sa isang bypass ng kapasitor sa bahagi ng pinagmulan ng risistor at sa gayon ay umabot sa isang mas malaking paglaban sa pag-input kaysa normal na maabot. Ang disenyo ay nagbibigay-daan sa amin upang samantalahin ang mga mataas na impedance katangian ng FET nang hindi gumagamit ng isang mataas na halaga ng gate risistor, RG.
Ang katumbas na circuit ng Figure 46 ay ginagamit upang suriin ang operasyon ng circuit
Figure 45 - Bootstrap source follower
Ipinapalagay namin iyan iin ay sapat na maliit upang humigit-kumulang sa kasalukuyan RS2 as i1. Ang output boltahe ay natagpuan na
(75)
saan
(76)
Kung ang palagay tungkol sa iin ay hindi wasto, ay pinalitan ng expression
(77)
Ang KVL equation sa input ay magbubunga vin tulad ng sumusunod:
(78)
Ang kasalukuyan, i1, ay natagpuan mula sa isang kasalukuyang-divider relasyon,
(79)
Ang pagsasama ng Equation (79) at (78) ay magbubunga,
(80)
Ang pangalawang equation para sa vin ay binuo sa paligid ng loop sa pamamagitan ng RG at RS2 tulad ng sumusunod.
(81)
Tinatanggal namin vin sa pamamagitan ng pagtatakda ng Equation (80) na katumbas ng Equation (81) at malutas para sa iin upang makakuha infor-
(82)
Ang input paglaban, Rin = vin/iin, ay matatagpuan sa pamamagitan ng paghahati ng Equation (81) sa pamamagitan ng Equation (82) na may resulta,
(83)
RG ay ang tanging hindi alam sa equation na ito, upang maaari naming malutas upang makuha,
(84)
Ang kasalukuyang pakinabang ay
(85)
Maaari na nating gamitin ang mga equation na nakuha nang mas maaga kasama ang pagmamasid na RS - RS2 = RS1 upang malutas ang kasalukuyang pakinabang.
(86)
Ang boltahe ay nakuha
(87)
Tandaan na ang denamineytor sa Equation (84) ay mas malaki kaysa sa numerator, kaya nagpapakita na RG <(Rin-RS2). Ito ay nagpapatunay na ang isang malaking paglaban ng input ay maaaring makuha nang hindi nagkakaroon ng parehong pagkakasunud-sunod ng laki bilang RG.
