3. Tranzistor sa spajanjem polja (JFET)
STRUJA - 3. Spojni tranzistor sa efektom polja (JFET)
PREVIOUS- 2. Poluvodički metal-oksid FET (MOSFET)
Tranzistor sa spajanjem polja (JFET)
MOSFET ima brojne prednosti u odnosu na tranzistor polja (JFET). Značajno je da je ulazni otpor MOSFET-a veći od onog u JFET-u. Iz tog razloga, MOSFET je izabran u korist JFET-a za većinu aplikacija. Ipak, JFET se još uvijek koristi u ograničenim situacijama, posebno za analogne aplikacije.
Vidjeli smo da MOSFET-ovi za poboljšanje zahtijevaju ne-nulti naponski stup za formiranje kanala za provođenje. Između izvora i odvoda ne može da teče struja većinskog nosioca bez ovog primenjenog napona. Nasuprot tome, JFET kontroliše provodljivost struje većine nosača u postojećem kanalu između dva ohmska kontakta. To se postiže variranjem ekvivalentnog kapaciteta uređaja.
Iako pristupamo JFET-ovima bez korištenja rezultata izvedenih ranije za MOSFET-ove, vidjet ćemo mnoge sličnosti u radu dvije vrste uređaja. Ove sličnosti sažete su u odjeljku 6: „Usporedba MOSFET-a s JFET-om“.
Šema za fizičku strukturu JFET-a je prikazana na slici 13. Kao i BJT, JFET je tri terminalna uređaja. U osnovi ima samo jednu pn spoj između kapije i kanala, a ne dva kao u BJT (iako izgleda da su dva pn Spojevi koji su prikazani na slici 13, paralelno su povezani spajanjem terminala vrata. Oni se stoga mogu tretirati kao jedan spoj.
The n-Kanlal JFET, prikazan na slici 14 (a), konstruiran je pomoću trake od n-tip materijala sa dva p- materijali koji se šire u traku, po jedan sa svake strane. The p-kanal JFET ima traku od p-tip materijala sa dva n- materijali tipa koji se šire u traku, kao što je prikazano na slici 13 (b). Slika 13 također prikazuje simbole kruga.
Da bismo stekli uvid u rad JFET-a, povežimo n-kanal JFET na vanjski krug kao što je prikazano na slici 14 (a). Pozitivan napon napajanja, VDD, se nanosi na odvod (to je analogno VCC napon napajanja za BJT) i izvor je priključen na zajedničko (tlo). Napon napajanja kapije, VGG, se primenjuje na kapiju (ovo je analogno VBB za BJT).
Slika 13-Fizička struktura JFET-a
VDD daje napon odvodnog izvora, vDS, koji uzrokuje struju odvoda, iDda teče iz odvoda u izvor. Budući da je ulazno-izlazno spajanje reverzno-pristrano, rezultat je nulta struja. Struja odvoda, iD, koja je jednaka izvornoj struji, postoji u kanalu okruženom p-Tip vrata. Napon od vrata do izvora, vGS, koji je jednak, stvara a osiromašena regija u kanalu koji smanjuje širinu kanala. Ovo, zauzvrat, povećava otpor između odvoda i izvora.
Slika 14 - n-kanalni JFET spojen na vanjski krug
Mi razmatramo JFET operaciju sa vGS = 0, kao što je prikazano na slici 14 (b). Struja odvoda, iD, kroz n-kanal iz odvoda do izvora uzrokuje pad napona duž kanala, s višim potencijalom na spoju odvodne kapije. Ovaj pozitivni napon na spoju odvodne kapije preokreće pn spoj i proizvodi područje osiromašenja, kao što je prikazano tamnom zasjenjenom površinom na slici 14 (b). Kada se povećamo vDS, struja odvoda, iD, takođe se povećava, kao što je prikazano na slici 15.
Ovo djelovanje rezultira većom regijom osiromašenja i povećanom otpornošću kanala između odvoda i izvora. As vDS dodatno se povećava, postiže se točka gdje područje iscrpljivanja prekida cijeli kanal na rubu odvoda i struja odvoda dostiže točku zasićenja. Ako povećamo vDS izvan ove tačke, iD ostaje relativno konstantna. Vrijednost zasićene struje sa VGS = 0 je važan parametar. To je struja zasićenja izvora odvoda, IDSS. Pronašli smo ga KVT2 za MOSFET mod. Kao što se može vidjeti na slici 15, povećanje vDS izvan ovog takozvanog kanala pinch-off točka (-VP, IDSS) uzrokuje vrlo mali porast u iD, A iD-vDS karakteristična krivulja postaje gotovo ravna (tj. iD ostaje relativno konstantna kao vDS dodatno se povećava). Sjetite se toga VT (sada označeno VP) je negativan za n-kanalni uređaj. Rad izvan tačke isključivanja (u području zasićenja) se dobija kada napon odvoda, VDS, je veći od -VP (vidi sliku 15). Kao primjer, recimo VP = -4V, to znači da napon odvoda, vDS, mora biti veći ili jednak - (- 4V) da bi JFET ostao u području zasićenja (normalnog rada).
Ovaj opis ukazuje na to da je JFET uređaj tipa ispražnjenja. Očekujemo da će njegove karakteristike biti slične karakteristikama iscrpljivanja MOSFET-ova. Međutim, postoji jedan važan izuzetak: Iako je moguće raditi MOSFET tipa osiromašenog tipa u modu poboljšanja (primjenom pozitivnog) vGS ako je uređaj n-Kanal) ovo nije praktično u JFET-tipu uređaja. U praksi, maksimum vGS je ograničen na približno 0.3V od pn-zaključak ostaje u suštini prekid s ovim malim naponom naprijed.
Slika 15 –– iD protiv vDS karakteristično za n-kanal JFET (\ tVGS = 0V)
3.1 JFET Varijacija napona Gate-To-Source
U prethodnom poglavlju smo razvili iD-vDS karakteristična krivulja sa VGS = 0. U ovom odeljku smatramo da je kompletan iD-vDS karakteristike za različite vrednosti vGS. Treba primetiti da u slučaju BJT, karakteristične krive (iC-vCE) have iB kao parametar. FET je naponski kontrolirani uređaj gdje vGS vrši kontrolu. Slika 16 pokazuje iD-vDS karakteristične krivulje za oba n-kanal i p-kanal JFET.
Slika 16-iD-vDS karakteristične krivulje za JFET
Kako se povećava 
(vGS je negativnije za n-kanal i pozitivniji za a p-kanal) formira se područje iscrpljivanja i postiže se pinch-off za niže vrijednosti iD. Otuda za n-Kanal JFET na slici 16 (a), maksimum iD smanjuje se od IDSS as vGS je više negativna. Ako vGS dalje se smanjuje (više negativno), vrijednost vGS nakon toga iD će biti nula bez obzira na vrijednost vDS. Ova vrednost vGS zove se VGS (OFF), ili napon stezanja (Vp). Vrednost Vp je negativan za n-kanal JFET i pozitivan za a p-kanal JFET. Vp može se uporediti sa VT za MOSFET mod.
3.2 JFET karakteristike prijenosa
Karakteristika prenosa je dijagram struje odvoda, iD, kao funkcija napona odvoda do izvora, vDS, sa vGS jednak skupu konstantnih napona (vGS = -3V, -2, -1V, 0V na slici 16 (a)). Značajka prijenosa je gotovo neovisna o vrijednosti vDS jer nakon što JFET dostigne pinch-off, iD ostaje relativno konstantna za povećanje vrijednosti vDS. To se vidi iz iD-vDS krivulje na slici 16, gdje svaka krivulja postaje približno ravna za vrijednosti vDS>Vp.
Na slici 17 prikazujemo karakteristike prenosa i iD-vDS karakteristike za n-kanal JFET. Mi planiramo ovo sa zajedničkim iD osi da pokažemo kako da dobijemo jedno od drugog. Karakteristike prenosa mogu se dobiti iz nastavka iD-vDS krivulje prikazane isprekidanim linijama na slici 17. Najkorisnija metoda određivanja prijenosne karakteristike u području zasićenja je sa sljedećim odnosom (Shockley-jeva jednadžba):
(16)
Dakle, samo trebamo znati IDSS i Vp kako bi se utvrdila cjelokupna karakteristika. Tehnički listovi proizvođača često daju ova dva parametra, tako da se karakteristika prijenosa može konstruirati. Vp u tehničkom listu proizvođača prikazano je kao VGS (OFF). Zapiši to iD zasićuje, (tj. postaje konstantno) kao vDS prekoračuje napon potreban da se kanal otkine. Ovo se može izraziti kao jednadžba za vDS, sat za svaki krivulja, kako slijedi:
(17)
As vGS postaje negativan, pinch-off se javlja pri nižim vrijednostima vDS i struja zasićenja postaje manja. Korisna oblast za linearni rad je iznad pinch-off-a i ispod probojnog napona. U ovom regionu, iD je zasićena i od nje zavisi vrednost vGS, prema Equation (16) ili karakteristici prenosa.
Slika 17 - Krivulje karakteristika prijenosa JFET-a
Transfer i iD-vDS karakteristične krivulje za JFET, koje su prikazane na slici 17, razlikuju se od odgovarajućih krivulja za BJT. Krivulje BJT mogu biti predstavljene kao ravnomjerno raspoređene za jednake korake u baznoj struji zbog linearnog odnosa između iC i iB. JFET i MOSFET nemaju analognu struju bazne struje jer su struje na vratima jednake nuli. Zbog toga smo prisiljeni pokazati porodicu krivulja iD vs. vDS, a odnosi su vrlo nelinearni.
Druga razlika se odnosi na veličinu i oblik ohmskog područja karakterističnih krivulja. Podsjetimo se da u korištenju BJTs izbjegavamo nelinearnu operaciju izbjegavajući niži 5% vrijednosti od vCE (tj područje zasićenja). Vidimo da je širina omskog područja za JFET funkcija napona od vrata do izvora. Ohmska regija je prilično linearna sve dok se koljeno ne dočepa. Ovaj region se naziva ohmic region jer kada se tranzistor koristi u ovom regionu, ponaša se kao ohmski otpornik čija je vrijednost određena vrijednošću vGS. Kako se veličina napona od izvora do izvora smanjuje, širina omskog područja se povećava. Sa slike 17 također primjećujemo da je napon proboja funkcija napona od vrata do izvora. Zapravo, da bismo dobili razumno linearno pojačanje signala, moramo koristiti samo relativno mali segment ovih krivulja - područje linearnog rada je u aktivnom području.
As vDS povećava se od nule, točka loma se pojavljuje na svakoj krivini iza koje struja drenaže raste vrlo malo vDS i dalje raste. Kod ove vrijednosti napona odvoda do izvora dolazi do pinch-off. Vrijednosti pinch-off su označene na slici 17 i povezane su isprekidanom krivuljom koja odvaja omsku regiju od aktivne regije. As vDS nastavlja da raste i dalje od pinch-off-a, dostigne se točka gdje napon između odvoda i izvora postaje toliko velik da lavinski slom događa. (Ovaj fenomen se javlja iu diodama i BJTs). Na tački sloma, iD naglo se povećava sa neznatnim povećanjem u vDS. Ovo se dešava na kraju odvodnog čvora. Dakle, kada napon odvodne kapije, vDG, prelazi napon proboja (BVGDS za pn spoj), dolazi do lavine [za vGS = 0 V]. U ovom trenutku iD-vDS Karakteristična je svojstvena forma prikazana na desnoj strani slike 17.
Regija između napona stezanja i lavina se naziva aktivna regija, područje djelovanja pojačala, područje zasićenja, ili zatišje. Ohmska regija (prije pinch-off) se obično naziva triode region, ali se ponekad naziva područje pod kontrolom napona. JFET radi u ohmskom području i kada je poželjan varijabilni otpornik iu aplikacijama za prebacivanje.
Napon proboja je funkcija vGS kao i vDS. Kako je jačina napona između kapije i izvora povećana (više negativno za n-kanal i pozitivniji za p-kanal), napon proboja se smanjuje (vidi sliku 17). Sa vGS = Vp, struja odvoda je nula (osim male struje curenja), i sa vGS = 0, struja odvoda zasićuje na vrijednosti,
(18)
IDSS je struja zasićenja odvoda do izvora.
Između pinch-off i sloma, struja odvoda je zasićena i ne mijenja se značajno u funkciji vDS. Nakon što JFET prođe pinch-off radnu točku, vrijednost iD može se dobiti iz karakterističnih krivih ili iz jednadžbe
(19)
Točnija verzija ove jednadžbe (uzimajući u obzir blagi nagib karakterističnih krivulja) je sljedeća:
(20)
λ analogno je λ za MOSFET-ove, i za 1 /VA za BJTs. Od λ je mala, pretpostavljamo 
. To opravdava izostavljanje drugog faktora u jednadžbi i korištenje aproksimacije za analizu polarizacije i velikih signala.
Struja zasićenja odvoda do izvora, IDSS, je funkcija temperature. Uticaj temperature na Vp nisu velike. Kako god, IDSS smanjuje se kako se temperatura povećava, a smanjenje je jednako 25% za 100o povećanje temperature. Čak i veće varijacije se pojavljuju u Vp i IDSS zbog malih varijacija u procesu proizvodnje. To se može vidjeti ako pogledate Dodatak za 2N3822 gdje je maksimum IDSS je 10 mA, a minimum je 2 mA.
Struje i naponi u ovom poglavlju su prikazani za n-kanal JFET. Vrednosti za a p-kanal JFET je obrnuto od onih datih za n-kanal.
3.3 JFET mali signalni model
JFET model malog signala može se izvesti slijedeći iste procedure koje se koriste za MOSFET. Model se zasniva na odnosu jednačine (20). Ako uzmemo u obzir samo ac komponenta napona i struja, imamo
(21)
Parametri u jednačini (21) dani su parcijalnim derivatima,
(22)
Rezultirajući model je prikazan na slici 18. Obratite pažnju da je model identičan MOSFET modelu koji je prethodno izveden, osim što su vrednosti gm i ro izračunavaju se koristeći različite formule. Zapravo, formule su identične ako Vp zamjenjuje se VT.
Slika 18 - JFET model izmjeničnog napona malog signala
Za dizajniranje JFET pojačala, Q-točka za dc struja bias-a može se odrediti ili grafički, ili pomoću analize kola pretpostavljajući pinch-off mod za tranzistor. The dc struja bias na Q-tački treba da se nalazi između 30% i 70% od IDSS. Ovo smješta Q-točku u naj linearnom području karakterističnih krivulja.
Odnos između iD i vGS može se iscrtati na bezdimenzionalnom grafu (tj. normaliziranoj krivulji) kao što je prikazano na slici 20.
Vertikalna osa ovog grafikona je iD/IDSS a horizontalna osa je vGS/Vp. Nagib krivulje je gm.
Razuman postupak za lociranje mirne vrijednosti u blizini središta linearnog radnog područja je odabir i. Primijetite sa slike 6.20 da je to blizu središnje točke krivulje. Dalje, biramo. Ovo daje širok raspon vrijednosti za vds koji drže tranzistor u modu isključivanja.
Slika 20 -iD/IDSS protiv vGS/Vp
Transconductance na Q-tački možemo naći ili na nagibu krivulje slike 20 ili pomoću Equation (22). Ako koristimo ovu proceduru, parametar transconductance je dat,
(23)
Zapamtite da je ova vrednost gm zavisi od pretpostavke da ID je postavljen na pola IDSS i VGS . 0.3Vp. Ove vrijednosti obično predstavljaju dobru početnu točku za podešavanje vrijednosti mirovanja za JFET.