10. Dizajn FET pojačala
STRUJA - 10. Dizajn FET pojačala
PRETHODNA- 9. Analiza FET pojačala
Dizajn FET pojačala
Sada istražujemo proširenje analize FET pojačala koje smo ranije opisali u ovom poglavlju na dizajn FET pojačala. Pokušat ćemo definirati nepoznanice u dizajnerskom problemu, a zatim razviti jednadžbe za rješavanje tih nepoznanica. Kao iu većini elektroničkih konstrukcija, broj jednadžbi će biti manji od broja nepoznanica. Dodatna ograničenja uspostavljena su kako bi se zadovoljili određeni opći ciljevi (npr. Minimalni troškovi, manje varijacije u performansama zbog promjena parametara).
10.1 CS pojačalo
Postupak projektiranja CS pojačala prikazan je u ovom poglavlju. Mi ćemo smanjiti JFET i osiromašeni MOSFET dizajn pojačala na organizirani postupak. Iako se to može činiti
svesti dizajn na vrlo rutinski postupak, morate se uvjeriti da razumijete podrijetlo svakog koraka jer se naknadno može zatražiti nekoliko varijacija. Ako sve što trebate za dizajn CS pojačala jeste da se nepromišljeno "uključite" u korake koje predstavljamo, propuštate cijelu poantu ove rasprave. Kao inženjer tražite da radite stvari koje jesu ne rutina. Smanjenje teorije na organizirani pristup je ono što ćete raditi. Nećete jednostavno primijeniti pristupe koje su drugi već učinili za vas.
Pojačala su dizajnirana da zadovolje zahtjeve pojačanja pretpostavljajući da su željene specifikacije u dometu tranzistora. Obično su navedeni napon napajanja, otpor opterećenja, pojačanje napona i ulazni otpor (ili pojačanje struje). Posao dizajnera je odabrati vrijednosti otpora R1, R2, RDi RS, Pogledajte sliku 40 dok slijedite korake u postupku. Ovaj postupak pretpostavlja da je uređaj odabran i da su njegove karakteristike poznate.
Slika 40 JFET CS pojačalo
Najprije odaberite Q-točku u području zasićenja karakterističnih krivulja FET-a. Za primjer pogledajte krivulje na slici 40 (b). Ovo identificira VDSQ, VGSQi IDQ.
Sada ćemo riješiti dva otpornika u izlaznoj petlji, RS i RD, Budući da postoje dvije nepoznanice, potrebne su dvije neovisne jednadžbe. Počinjemo pisanjem dc KVL jednadžba oko odvodne petlje,
(58)
Rješavanje za zbroj dvaju prinosa otpornika
(59)
(60)
Otpor, RD, je jedina nepoznata u ovoj jednadžbi. Rješavanje za RD rezultira kvadratnom jednadžbom s dva rješenja, jednim negativnim i jednim pozitivnim. Ako pozitivno rješenje rezultira RD > K1, što znači negativno RS, nova Q-točka mora biti odabrana (tj. ponovno pokrenuti dizajn). Ako pozitivna otopina dobije RD < K1, možemo nastaviti.
Sada RD je poznato, rješavamo za RS pomoću jednadžbe (59), jednadžbe petlje odvoda do izvora.
(61)
S RD i RS poznato, samo trebamo pronaći R1 i R2.
Počinjemo s ponovnim ispisivanjem KVL jednadžbe za loop-source petlju.
(62)
Napon, VGS, od suprotnog polariteta VDD, Tako je taj pojam IDQRS mora biti veća od VGSQ po veličini. Inače, VGG će imati suprotan polaritet od VDD, što nije moguće prema jednadžbi (62).
Sada ćemo riješiti R1 i R2 pretpostavljajući da VGG pronađeno ima isti polaritet as VDD, Ove vrijednosti otpornika odabiru se pronalaženjem vrijednosti RG iz jednadžbe pojačanja struje ili iz ulaznog otpora. Riješili smo za R1 i R2.
(63)
Pretpostavimo sada da jednadžba (62) rezultira a VGG koji ima suprotna polariteta of VDD, To nije moguće riješiti R1 i R2, Praktičan način za nastavak je pustiti VGG = 0 V. Dakle, 
. Od VGG je određena jednadžbom (62), prethodno izračunatom vrijednošću RS sada treba izmijeniti.
Slika 41 - CS pojačalo
Na slici 41, gdje se kondenzator koristi za zaobilaženje dijela RS, razvijamo novu vrijednost RS kako slijedi:
(64)
Vrijednost RSDC is RS1 + RS2 i vrijednost RKesa is RS1.
Sada kada imamo novi RSDC, moramo ponoviti nekoliko prethodnih koraka u dizajnu. Još jednom utvrdimo RD pomoću KVL-a za petlju od odvoda do izvora.
(65)
Problem s dizajnom sada postaje problem izračunavanja oboje RS1 i RS2 umjesto pronalaženja samo jednog izvora otpornika.
S novom vrijednošću za RD of K1 - RSDC, idemo na ekspresiju napona dobitka jednadžbe (60) s RKesa koristi za ovo ac nego jednadžba RS, Sljedeći dodatni koraci moraju se dodati postupku projektiranja:
Pronašli smo RKesa (što je jednostavno RS1) iz jednadžbe pojačanja napona
(66)
RKesa je jedina nepoznata u ovoj jednadžbi. Rješavajući ovo, nalazimo
(67)
Pretpostavimo sada to RKesa je pozitivno, ali manje od RSDC, Od tada je to poželjno stanje
(68)
Onda je naš dizajn potpun i
(69)
Pretpostavljam da RKesa je pozitivno, ali veća od RSDC, Pojačalo se ne može projektirati s naponskim pojačanjem i Q-točkom kako je odabrano. Mora se odabrati nova Q-točka. Ako je napon pojačan previsok, možda neće biti moguće izvršiti dizajn s bilo kojom Q-točkom. Možda će biti potreban drugačiji tranzistor ili će možda biti potrebna dva odvojena stupnja.
10.2 CD pojačalo
Sada predstavljamo postupak projektiranja za CD JFET pojačalo. Navedene su sljedeće količine: strujni prirast, otpor opterećenja i VDD. Ulazni otpor može se odrediti umjesto trenutnog pojačanja. Pogledajte krug sa slike 39 dok proučavate sljedeći postupak. Još jednom podsjećamo da je proces svođenja teorije na niz koraka važan dio ove rasprave, a ne stvarni koraci.
Prvo odaberite Q-točku u središtu krivulja FET karakteristika uz pomoć slike 20 ("Poglavlje 3: Spojni poljski tranzistor (JFET)"). Ovaj korak određuje VDSQ, VGSQ, IDQ i gm.
Možemo riješiti za otpornik spojen na izvor pisanjem dc KVL jednadžba oko petlje odvoda do izvora.
(70)
iz kojeg nalazimo dc vrijednost RS,
(71)
Zatim ćemo pronaći ac vrijednost otpora, RKesaiz jednadžbe pojačanog strujnog pojačanja, jednadžbe (55).
(72)
gdje RG = Rin. Ako ulazni otpor nije naveden, dopustite RKesa = RSDC i izračunati ulazni otpor iz jednadžbe (72). Ako ulazni otpor nije dovoljno visok, možda će biti potrebno promijeniti položaj Q-točke.
If Rin je navedeno, potrebno je izračunati RKesa iz jednadžbe (72). U takvim slučajevima, RKesa razlikuje se od RSDC, pa mi zaobilazimo dio RS s kondenzatorom.
Sada skrećemo pozornost na strujne krugove ulazne pristranosti. Mi određujemo VGG koristeći jednadžbu,
(73)
U izvornom sljedbeniku FET pojačala i VGG obično je istog polariteta kao i napon napajanja.
Sada VGG je poznato, određujemo vrijednosti R1 i R2 iz Thevenin ekvivalenta krugova pristranosti
(74)
Tu je obično dovoljno odvod struje u SF za razvoj suprotnog polariteta napon potreban za offset negativnih napona koje zahtijeva JFET vrata. Stoga se može koristiti normalno pomicanje podjele napona.
Slika 44 - CD pojačalo s dijelom RS zaobilaznim
Sada se vraćamo na problem određivanja ulaznog otpora. Možemo pretpostaviti taj dio RS zaobilazi se, kao na slici 44, što dovodi do različitih vrijednosti RKesa i RSDC, Koristimo Equation (71) za rješavanje RSDC, Dalje, pustimo RG jednaka navedenoj vrijednosti od Rini upotrijebite Equation (72) za rješavanje RKesa.
Ako RKesa izračunato je manje od RSDC, dizajn se postiže zaobilaženjem RS2 s kondenzatorom. Zapamti to RKesa = RS1 i RSDC = RS1 + RS2, Ako, s druge strane, RKesa je veći od RSDC, Q-točka se mora premjestiti na drugo mjesto. Odabiremo manji VDS zbog čega se povećava napon RS1 + RS2, Što čini RSDC veći. Ako VDS ne može se u dovoljnoj mjeri smanjiti RSDC veći od RKesa, tada se pojačalo ne može projektirati s danim trenutnim pojačanjem, Rini FET. Jedna od ove tri specifikacije mora se promijeniti ili se mora upotrijebiti drugi stupanj pojačala kako bi se osigurao potreban dobitak.
10.3 SF Booststrap pojačalo
Sada ispitujemo varijaciju CD pojačala poznate kao SF (ili CD) bootstrap FET pojačalo, Ovaj sklop je poseban slučaj SF-a koji se zove bootstrap krug i ilustrirana je na slici 45.
Ovdje je pristranost razvijena samo preko dijela izvora otpornika. Time se smanjuje potreba za obilaznicom kondenzatora preko dijela izvora otpornika i tako se postiže mnogo veći ulazni otpor nego što se uobičajeno može postići. Ovaj dizajn nam omogućuje da iskoristimo prednosti impedancijskih karakteristika FET-a bez korištenja visoke vrijednosti otpornika kapije, RG.
Za ocjenu rada kruga koristi se ekvivalentni krug slike 46
Slika 45 - Bootstrap izvor sljedbenik
To pretpostavljamo iin je dovoljno mali da bi približio struju u RS2 as i1, Zatim se utvrdi da je izlazni napon
(75)
gdje
(76)
Ako je pretpostavka o tome iin nije valjan, zamjenjuje se izrazom
(77)
KVL jednadžba na ulaznim prinosima vin kako slijedi:
(78)
Struja, i1, nalazi se iz odnosa trenutnog dijelitelja,
(79)
Prinosi kombinacija jednadžbi (79) i (78),
(80)
Druga jednadžba za vin se razvija oko petlje RG i RS2 kako slijedi.
(81)
Uklanjamo vin postavljanjem jednadžbe (80) jednako jednadžbi (81) i rješavanje za iin dobiti
(82)
Ulazni otpor, Rin = vin/iin, nalazi se dijeljenjem jednadžbe (81) s jednadžbom (82) s rezultatom,
(83)
RG je jedina nepoznata u ovoj jednadžbi, tako da možemo riješiti da dobijemo,
(84)
Trenutni dobitak je
(85)
Sada možemo upotrijebiti jednadžbe dobivene ranije zajedno s promatranjem RS - RS2 = RS1 kako bi se riješio trenutni dobitak.
(86)
Dobitak napona je
(87)
Imajte na umu da je nazivnik u jednadžbi (84) veći od brojnika, pokazujući tako RG <(Rin-RS2). To dokazuje da se veliki ulazni otpor može postići bez istog reda veličine kao RG.
