10. FET өсгөгч дизайн
ОДОО - 10. FET өсгөгчийн хийц
PREVIOUS- 9. FET Amplifier шинжилгээ
FET өсгөгч дизайн
Одоо бид энэ бүлгийн өмнө FET өсгөгчийн дизайныг боловсруулсан FET өсгөгч шинжилгээний өргөтгөлийг судалж байна. Бид дизайны асуудлын үл мэдэгдэх зүйлсийг тодорхойлохыг оролдох ба эдгээр үл мэдэгчдэд зориулсан тэгшитгэлийг боловсруулах болно. Ихэнх электроникийн дизайн шиг тэгшитгэлийн тоо нь үл мэдэгдэх хүний тооноос бага байх болно. Зарим ерөнхий зорилтуудыг биелүүлэхийн тулд нэмэлт хязгаарлалтууд бий (жишээлбэл, хамгийн бага зардал, параметрийн өөрчлөлтөөс шалтгаалан гүйцэтгэлийн зөрүү багасах).
10.1 CS Amplifier
CS өсгөгчийн дизайны журмыг энэ хэсэгт үзүүлэв. Бид JFET болон шавхалтын MOSFET өсгөгч дизайныг зохион байгуулалтын журмаар багасгах болно. Энэ нь харагдаж байна
дизайныг ердийн үйл явц болгон бууруулж, дараа нь хэд хэдэн хувилбар шаардагдах тул алхам бүрийн гарал үүслийг ойлгосон гэдгээ өөртөө итгүүлэх хэрэгтэй. Хэрэв та CS өсгөгч зохион бүтээхэд зөвхөн бидний танилцуулсан алхмуудыг бодлогогүй "залгах" л хэрэгтэй бол та энэхүү хэлэлцүүлгийн бүх цэгийг орхигдуулж байна. Инженерийн хувьд та ийм зүйлийг хийхийг эрэлхийлж байна үгүй биш ердийн. Зохион байгуулалтын арга барилыг онолыг багасгах нь таны хийх зүйл юм. Та өөртөө зориулж хийсэн хандлагуудыг энгийнээр хэрэгжүүлэхгүй.
Өсгөгч нь хүссэн үзүүлэлтүүд нь транзисторын хязгаарт багтсан гэж үзвэл ашиг олох шаардлагыг хангахаар хийгдсэн болно. Нийлүүлэлтийн хүчдэл, ачааллын эсэргүүцэл, хүчдэлийн өсөлт ба оролтын эсэргүүцэл (эсвэл одоогийн ашиг) -ийг ихэвчлэн тодорхойлдог. Зохион бүтээгчийн үүрэг бол эсэргүүцлийн утгыг сонгох явдал юм R1, R2, RDБолон RS. Процедурын алхмуудыг дагаж байгаа бол 40-р зураг дээрээс уншина уу. Энэ процедур нь төхөөрөмжийг сонгож, түүний шинж чанарыг мэддэг гэж үздэг.
Зураг 40 JFET CS өсгөгч
Эхлээд FET шинж чанарын муруйн ханалтын бүсийн Q цэгийг сонгоно. Жишээ 40 (b) зургийн муруйг хар. Энэ нь тодорхойлогдсон VDSQ, VGSQБолон IDQ.
Одоо бид гаралтын давтамжийн хоёр резервуарыг шийдэж, RS болон RD. Хоёр үл мэдэгдэх зүйл байдаг тул бид хоёр бие даасан тэгшитгэлийг шаарддаг. Бид эхлээд dc KVL тэгшитгэлийг ус зайлуулах эх үүсвэрийн эргэн тойрон дахь тойрог,
(58)
Хоёр эсэргүүцлийн нийлбэрийн нийлбэрийг шийдвэрлэх
(59)
(60)
Эсэргүүцэл, RD, Энэ тэгшитгэлд цорын ганц үл мэдэгдэх нь. Шийдэл нь RD хоёр сөрөг, нэг сөрөг, нэг эерэг байгаа квадрат тэгшитгэлийг бий болгодог. Хэрэв эерэг шийдэл нь үр дүнд хүрвэл RD > K1тиймээс сөрөг утгатай байна RS, шинэ Q-цэгийг сонгох ёстой (өөрөөр хэлбэл дизайныг дахин эхлүүлэх). Хэрэв эерэг шийдэл гарвал RD < K1бид үргэлжлүүлж чадна.
Одоо тэр RD Бид үүнийг шийддэг RS Тэгшитгэл (59), ус зайлуулах эх үүсвэр хүртэлх тэгшитгэлийг ашиглана.
(61)
Хамтран RD болон RS Мэдээж хэрэг, бид зөвхөн олох хэрэгтэй R1 болон R2.
Бид эх үүсвэрийн хүрдний хувьд KVL тэгшитгэлийг дахин бичиж эхэлнэ.
(62)
Хүчдэл, VGSнь эсрэг талаас эсрэг туйлшрал юм VDD. Тиймээс нэр томъёо IDQRS нь илүү байх ёстой VGSQ хэмжээ. Үгүй бол, VGG нь эсрэг туйлшралтай байх болно VDD, тэгшитгэл (62) -ийн дагуу боломжгүй болно.
Бид одоо шийдэж байна R1 болон R2 гэж үзье VGG олдсон ижил туйлшрал юм as VDD. Эдгээр эсэргүүцлийн утгуудыг сонгохын тулд RG одоогийн олзын тэгшитгэл эсвэл оролтын эсэргүүцлээс. Бид үүнийг шийднэ R1 болон R2.
(63)
Тэгшитгэл (62) нь a VGG байна эсрэг туйлшрал of VDD. Үүнийг шийдэх боломжгүй юм R1 болон R2. Үргэлжлүүлэх практик арга бол зөвшөөрөх явдал юм VGG = 0 V. Тиймээс, 
. Учир нь VGG (62), өмнө нь тооцоолсон RS Одоо өөрчлөх шаардлагатай байна.
Зураг 41 - CS өсгөгч
Зураг 41, конденсатор нь нэг хэсэг нь хоосон зайнд ашиглагддаг RS, бид шинэ үнэ цэнийг хөгжүүлэх болно RS дараах байдлаар:
(64)
үнэ цэнэ RШууд is RS1 + RS2 болон RСак is RS1.
Одоо бидэнд шинэ байна RШууд, бид дизайн дахь хэд хэдэн алхамыг давтах ёстой. Бид дахин тодорхойлох болно RD KVL-ийг ус зайлуулах сувгаас авах боломжтой.
(65)
Дизайн асуудал нь хоёуланг нь тооцоолох нэг юм RS1 болон RS2 зөвхөн нэг эх үүсвэрийн эсэргүүцэл олохын оронд
Шинэ утгатай RD of K1 - RШууд, бид тэгшитгэл (60) -ын хүч хувиргалтын илтгэлцүүр рүү ордог RСак үүнийг ашигладаг ac биш харин тэгшитгэл RS. Дараахь нэмэлт алхамыг дизайны журамд нэмж оруулах ёстой:
Бид олсон RСак (энэ нь энгийн RS1хүчдэл олзын тэгшитгэлээс үүснэ
(66)
RСак Энэ тэгшитгэлд цорын ганц үл мэдэгдэх нь. Үүнийг шийдэхийн тулд бид олж мэдсэн
(67)
Үүнийг одоо RСак эерэг, гэхдээ бага байна RШууд. Энэ нь хүссэн нөхцөл юм
(68)
Дараа нь манай загвар бүрэн бөгөөд
(69)
Гэж үзье RСак эерэг боловч олддог илүү их илүү RШууд. Туршилтын хүчдэл нь хүчдэлийн ашиг, Q-цэгийг сонгож чаддаггүй. Шинэ Q-цэгийг сонгох ёстой. Хэрэв хүчдэлийн олз хэт өндөр байвал ямар ч Q-цэг бүхий загварыг гаргах боломжгүй байж болно. Өөр өөр транзистор шаардагдаж болно эсвэл хоёр тусдаа шатыг шаардаж болно.
10.2 CD өсгөгч
Одоо бид CD JFET өсгөгчийн дизайны процедурыг танилцуулж байна. Дараах хэмжигдэхүүнийг тодорхойлно: одоогийн олз, ачааллын эсэргүүцэл, VDD. Одоогийн олзын оронд оролтын эсэргүүцлийг тодорхойлж болно. Дараах процедурыг судлахдаа Зураг 39-ийн хэлхээг үзнэ үү. Онолыг багц үе шат болгон бууруулах үйл явц нь бодит хэлэлцүүлэг биш харин энэхүү хэлэлцүүлгийн чухал хэсэг гэдгийг дахин сануулж байна.
Эхлээд FET шинж чанарын муруйнуудын төвд Q-цэгийг Зураг 20-ийн тусламжтайгаар сонгоно уу ("Бүлэг 3: Холболтын талбайн эффект транзистор (JFET)"). Энэ алхамыг тодорхойлдог VDSQ, VGSQ, IDQ болон gm.
Эх сурвалжтай холбогдсон резисторыг бид бичих боломжтой dc KVL тэгшитгэл нь ус зайлуулах сувагын эргэн тойрон дахь тойрог орчим.
(70)
Үүнээс бид үүнийг олж чадсан dc үнэ цэнэ RS,
(71)
Бид дараа нь ac эсэргүүцлийн үнэ цэнэ, RСак, одоогийн олз тэгшитгэлээс тэгшитгэл (55) -ээс ол.
(72)
хаана RG = Rin. Хэрэв оролтын эсэргүүцэл тодорхойгүй бол зөвшөөрнө RСак = RШууд тэгшитгэлээс (72) оролтын эсэргүүцлийг тооцоолох. Хэрэв оролтын эсэргүүцэл хангалтгүй байвал Q-цэгийн байршлыг өөрчлөх шаардлагатай байж болно.
If Rin тооцоолох шаардлагатай RСак тэгшитгэлээс (72). Ийм тохиолдолд, RСак нь өөр юм RШууд, тэгэхээр бид хэсэг хэсгээс гардаг RS конденсатортой байна.
Одоо бид оролтын хэвийсэн хэлхээ холбоог анхаарч байна. Бид тодорхойлох болно VGG тэгшитгэлийг ашиглан,
(73)
Эх үүсвэрийн дагалдагч FET өсгөгч болон VGG нь тэжээлийн хүчдэлтэй ижил туйлшралтай байдаг.
Одоо тэр VGG гэдгийг бид мэднэ R1 болон R2 Theveninin нь хэвийсэн утгын хэлхээний тэнцүү юм
(74)
JFET хаалганы шаарддаг сөрөг хүчдэлийг нөхөхөд шаардлагатай эсрэгтөрөгчийн хүчдэлийг боловсруулах SF ихэвчлэн хангалттай ус зайлуулах гүйдэл байдаг. Тиймээс хэвийн хүчдэлийн хуваагдлыг ашиглана.
Зураг 44 - RS хэсэг бүхий CD өсгөгчтэй
Оролтын эсэргүүцлийг зааж өгөх асуудлыг бид одоо эргэж ирлээ. Бид энэ хэсгийн хэсэг гэж үзэж болно RS Зураг 44-ийн адилаар, өөр өөр утгуудыг үүсгэдэг RСак болон RШууд. Бид үүнийг шийдэхийн тулд тэгшитгэл (71) ашиглаж байна RШууд. Дараа нь бид зөвшөөрдөг RG тодорхой үнэ цэнийг тэнцүү Rin, мөн үүнийг шийдэхийн тулд тэгшитгэл (72) ашиглана RСак.
Хэрвээ RСак Дээр тооцоологдсон нь бага байна RШууд, дизайныг гадагшаа хийж гүйцэтгэдэг RS2 конденсатортой байна. Гэдгийг санах RСак = RS1 болон RШууд = RS1 + RS2. Нөгөө талаар, RСак нь RШууд, Q-цэгийг өөр байрлал руу шилжүүлэх ёстой. Бид бага хэмжээг сонгоно VDS ингэснээр хүчдэл ихсэх нь дамжиггүй RS1 + RS2, энэ нь RШууд том. Хэрэв VDS Үүнийг хийхэд хангалттай хэмжээгээр багасгаж болохгүй RШууд илүү том RСак, дараа нь өсгөгчийг тухайн үеийн ашиг орлогоор тооцоолох боломжгүй, Rin, болон FET төрөл. Эдгээр гурван тодорхойлолтуудын нэг нь өөрчлөгдөх ёстой, эсвэл шаардлагатай давуу байдлыг хангах хоёр дахь өсгөгч шатыг ашиглах ёстой.
10.3 SF Bootstrap Amplifier
Одоо бид CD өсгөгчийн өөр өөр хувилбарыг шалгаж байна SF (эсвэл CD) эхлүүлэгч FET өсгөгч. Энэ хэлхээг SF гэж нэрлэнэ bootstrap хэлхээ Зураг 45 дээр харуулав.
Энд хэвийсэн утгыг эх үүсвэрийн эсэргүүцлийн зөвхөн нэг хэсэгт боловсруулсан. Энэ нь конденсаторыг эх үүсвэрийн эсэргүүцлийн хэсэгээр тойрч, улмаар хэвийн хэмжээнээс илүү их оролт эсэргүүцэлтэй тулгардаг. Энэ загвар нь хаалганы эсэргүүцэл өндөр утгагүйгээр FET-ийн өндөр эсэргүүцлийн шинж чанарыг ашиглах боломжийг олгодог. RG.
Зураг 46-ийн эквивалент хэлхээ нь хэлхээний ажиллагааг үнэлэхэд ашиглагдана
Зураг 45 - Ачаалагч эх сурвалж
Бид үүнийг боддог iin нь одоогийн байгаа ойролцоолоход хангалттай бага юм RS2 as i1. Гаралтын хүчдэлийг дараа нь олсон байна
(75)
хаана
(76)
Хэрэв төсөөлөл бол iin хүчин төгөлдөр бус, илэрхийлэлээр солигдоно
(77)
Оролтын гарц дахь KVL тэгшитгэл vin дараах байдлаар:
(78)
Одоогийн, i1, одоогийн хуваагдлын харилцаанаас олддог,
(79)
Тэгшитгэл (79) болон (78)
(80)
Хоёр дахь тэгшитгэл vin хүрдийг тойрон хүрээлэгдсэн байна RG болон RS2 дараах байдлаар.
(81)
Бид устгаж байна vin Тэгшитгэл (80) -ийг тэгшитгэх (81) -ийг тохируулах замаар шийднэ iin авах
(82)
Оролтын эсэргүүцэл, Rin = vin/iin, үр дүнгийн тэгшитгэл (81) -ийг тэгшитгэлээр (82) хувааж,
(83)
RG Энэ тэгшитгэлд цорын ганц үл мэдэгдэх зүйл байдаг тул бид олж авах,
(84)
Одоогийн ашиг нь
(85)
Бид одоо ажигласнаар авсан тэгшитгэлийг одоо ашиглаж болно RS - RS2 = RS1 Одоогийн олзыг шийдэхийн тулд.
(86)
Хүчдэлийн олз нь
(87)
Тэгшитгэл дэхь хуваарь (84) нь тооноос илүү том болохыг харуулж байна RG <(Rin-RS2). Энэ нь их хэмжээний оролтын эсэргүүцэл нь адил хэмжээтэй дараалалгүйгээр хүрч болохыг нотолж байна RG.
