10. Conception d'amplificateur FET
ACTUEL - 10. Conception de l'amplificateur FET
PRÉCÉDENT-9. Analyse d'amplificateur FET
Conception d'amplificateur FET
Nous explorons maintenant l'extension de l'analyse des amplificateurs FET présentée précédemment dans ce chapitre à la conception des amplificateurs FET. Nous tenterons de définir les inconnues dans le problème de conception, puis développerons des équations permettant de résoudre ces inconnues. Comme dans la plupart des conceptions électroniques, le nombre d'équations sera inférieur au nombre d'inconnues. Les contraintes supplémentaires sont établies pour atteindre certains objectifs généraux (par exemple, coût minimal, moins de variation de performance due aux changements de paramètres).
10.1 L'amplificateur CS
La procédure de conception d’un amplificateur CS est présentée dans cette section. Nous allons réduire JFET et la conception de l’amplificateur MOSFET à épuisement à une procédure organisée. Bien que cela puisse paraître
réduire la conception à un processus très routinier, vous devez vous convaincre que vous comprenez l'origine de chaque étape car plusieurs variantes peuvent être nécessaires par la suite. Si tout ce que vous faites pour concevoir un amplificateur CS est de «brancher» sans réfléchir les étapes que nous présentons, vous manquez tout l'intérêt de cette discussion. En tant qu'ingénieur, vous cherchez à faire des choses qui ne sauraient routine. Réduire la théorie à une approche organisée est ce que vous allez faire. Vous n'appliquerez pas simplement les approches que d'autres ont déjà adoptées pour vous.
Les amplificateurs sont conçus pour répondre aux exigences de gain en supposant que les spécifications souhaitées se trouvent dans la plage du transistor. La tension d'alimentation, la résistance de charge, le gain de tension et la résistance d'entrée (ou gain de courant) sont généralement spécifiés. Le travail du concepteur est de sélectionner les valeurs de résistance R1, R2, RDet RS. Reportez-vous à la figure 40 à mesure que vous suivez les étapes de la procédure. Cette procédure suppose qu'un périphérique a été sélectionné et que ses caractéristiques sont connues.
Figure Amplificateur 40 JFET CS
Tout d’abord, sélectionnez un point Q dans la région de saturation des courbes caractéristiques du FET. Reportez-vous aux courbes de la figure 40 (b) pour un exemple. Ceci identifie VDSQ, VGSQet IDQ.
Nous résolvons maintenant pour les deux résistances dans la boucle de sortie, RS et RD. Comme il y a deux inconnues, nous avons besoin de deux équations indépendantes. Nous commençons par écrire le dc Équation KVL autour de la boucle drain-source,
(58)
Résoudre pour la somme des deux résistances
(59)
(60)
La résistance, RD, est la seule inconnue dans cette équation. Résoudre pour RD résulte en une équation quadratique ayant deux solutions, une négative et une positive. Si la solution positive aboutit à RD > K1, impliquant ainsi un négatif RS, un nouveau point Q doit être sélectionné (c.-à-d. redémarrer la conception). Si la solution positive cède RD < K1, on peut continuer.
Maintenant que RD est connu, nous résolvons pour RS en utilisant l'équation (59), l'équation de la boucle drain-to-source.
(61)
Avec RD et RS connu, il suffit de trouver R1 et R2.
Nous commençons par réécrire l’équation de KVL pour la boucle porte-source.
(62)
La tension, VGS, est de polarité opposée à celle de VDD. Ainsi le terme IDQRS doit être supérieure VGSQ en magnitude. Autrement, VGG aura la polarité opposée de VDD, ce qui n’est pas possible selon l’équation (62).
Nous résolvons maintenant pour R1 et R2 en supposant que le VGG trouvé a la même polarité as VDD. Ces valeurs de résistance sont sélectionnées en recherchant la valeur de RG de l'équation de gain de courant ou de la résistance d'entrée. Nous résolvons pour R1 et R2.
(63)
Supposons maintenant que l’équation (62) entraîne une VGG qui a le polarité opposée of VDD. Il n'est pas possible de résoudre pour R1 et R2. La façon pratique de procéder est de laisser VGG = 0 V. Ainsi, 
. Depuis VGG est spécifié par l'équation (62), la valeur précédemment calculée de RS doit maintenant être modifié.
Figure 41 - Amplificateur CS
Sur la figure 41, où un condensateur est utilisé pour contourner une partie de RS, nous développons la nouvelle valeur de RS comme suit:
(64)
La valeur de RSdc is RS1 + RS2 et la valeur de RSac is RS1.
Maintenant que nous avons un nouveau RSdc, nous devons répéter plusieurs étapes précédentes dans la conception. Nous déterminons encore une fois RD en utilisant KVL pour la boucle drain-to-source.
(65)
Le problème de conception devient maintenant celui de calculer à la fois RS1 et RS2 au lieu de trouver une seule résistance de source.
Avec une nouvelle valeur pour RD of K1 - RSdc, nous passons à l’expression de gain de tension de l’équation (60) avec RSac utilisé pour cela ac équation plutôt que RS. Les étapes supplémentaires suivantes doivent être ajoutées à la procédure de conception:
Nous trouvons RSac (qui est simplement RS1) à partir de l'équation de gain de tension
(66)
RSac est la seule inconnue dans cette équation. Résoudre pour cela, nous trouvons
(67)
Supposons maintenant que RSac se trouve être positif, mais moins de RSdc. C'est la condition souhaitable depuis
(68)
Ensuite, notre conception est terminée et
(69)
Supposer que RSac se trouve être positif, mais plus grand que RSdc. L'amplificateur ne peut pas être conçu avec le gain de tension et le point Q tels que sélectionnés. Un nouveau Q-point doit être sélectionné. Si le gain de tension est trop élevé, il peut ne pas être possible d'effectuer la conception avec un point Q. Un transistor différent peut être nécessaire ou l'utilisation de deux étages séparés peut être nécessaire.
10.2 L'amplificateur CD
Nous présentons maintenant la procédure de conception de l’amplificateur CD JFET. Les quantités suivantes sont spécifiées: gain de courant, résistance de charge et VDD. La résistance d'entrée peut être spécifiée au lieu du gain de courant. Reportez-vous au circuit de la Figure 39 pendant que vous étudiez la procédure suivante. Une fois de plus, nous vous rappelons que le processus de réduction de la théorie à un ensemble d'étapes est la partie importante de cette discussion - pas les étapes réelles.
Sélectionnez d'abord un point Q au centre des courbes caractéristiques du FET à l'aide de la Figure 20 («Chapitre 3: Transistor à effet de champ à jonction (JFET)»). Cette étape détermine VDSQ, VGSQ, IDQ et gm.
Nous pouvons résoudre la résistance connectée à la source en écrivant le dc Équation de KVL autour de la boucle drain-source.
(70)
à partir duquel on trouve le dc valeur de RS,
(71)
Nous trouvons ensuite le ac valeur de résistance, RSac, à partir de l’équation de gain de courant réarrangée, Équation (55).
(72)
De RG = Rin. Si la résistance d'entrée n'est pas spécifiée, laissez RSac = RSdc et calculer la résistance d'entrée à partir de l'équation (72). Si la résistance d'entrée n'est pas assez élevée, il peut être nécessaire de changer l'emplacement du point Q.
If Rin est spécifié, il est nécessaire de calculer RSac de l'équation (72). Dans ces cas, RSac est différent de RSdcdonc nous contournons une partie de RS avec un condensateur.
Nous tournons maintenant notre attention vers le circuit de polarisation d'entrée. Nous déterminons VGG en utilisant l'équation,
(73)
Aucune inversion de phase n’est produite dans un amplificateur FET à source suiveuse et VGG est normalement de la même polarité que la tension d'alimentation.
Maintenant que VGG est connue, nous déterminons les valeurs de R1 et R2 de l'équivalent de Thevenin du circuit de polarisation
(74)
Il y a généralement suffisamment de courant de drain dans un SF pour développer la tension de polarité opposée nécessaire pour compenser les tensions négatives requises par la porte JFET. Par conséquent, la polarisation par division de tension normale peut être utilisée.
Figure 44 - Amplificateur CD avec une partie de RS contournée
Nous revenons maintenant au problème de la spécification de la résistance d'entrée. Nous pouvons supposer que cette partie de RS est contourné, comme dans la figure 44, ce qui conduit à différentes valeurs de RSac et RSdc. Nous utilisons l’équation (71) pour résoudre les problèmes suivants: RSdc. Ensuite, nous laissons RG égal à la valeur spécifiée de Rin, et utilisez l’équation (72) pour résoudre les problèmes suivants: RSac.
Si la RSac calculé ci-dessus est plus petit que RSdc, la conception est réalisée en contournant RS2 avec un condensateur. Rappelez-vous que RSac = RS1 et RSdc = RS1 + RS2. Si par contre, RSac est plus grand que RSdc, le point Q doit être déplacé vers un emplacement différent. Nous sélectionnons un plus petit VDS provoquant ainsi une chute de tension sur RS1 + RS2, ce qui rend RSdc plus grand. Si VDS ne peut pas être réduit suffisamment pour faire RSdc plus grand que RSac, alors l'amplificateur ne peut pas être conçu avec le gain de courant donné, Rinet le type de FET. L'une de ces trois spécifications doit être modifiée ou un deuxième étage d'amplificateur doit être utilisé pour fournir le gain requis.
10.3 L'amplificateur d'amorçage SF
Nous examinons maintenant une variante de l’amplificateur CD connue sous le nom de Amplificateur FET bootstrap SF (ou CD). Ce circuit est un cas particulier du SF appelé le circuit d'amorçage et est illustré à la figure 45.
Ici, la polarisation n'est développée que sur une partie de la résistance source. Cela réduit la nécessité d'une dérivation de condensateur à travers une partie de la résistance source et permet ainsi d'atteindre une résistance d'entrée beaucoup plus grande que celle pouvant être normalement atteinte. Cette conception nous permet de tirer parti des caractéristiques de haute impédance du FET sans utiliser une valeur élevée de résistance de grille. RG.
Le circuit équivalent de la figure 46 est utilisé pour évaluer le fonctionnement du circuit
Figure 45 - Suiveur de source Bootstrap
Nous supposons que iin est suffisamment petit pour approcher le courant RS2 as i1. La tension de sortie se révèle alors être
(75)
De
(76)
Si l'hypothèse à propos de iin n'est pas valide, est remplacé par l'expression
(77)
Une équation KVL aux rendements d'entrée vin comme suit:
(78)
Le courant, i1, se trouve à partir d'une relation courant-diviseur,
(79)
Combinaison d'équations (79) et (78),
(80)
Une deuxième équation pour vin est développé autour de la boucle à travers RG et RS2 comme suit.
(81)
Nous éliminons vin en définissant l'équation (80) égale à l'équation (81) et à résoudre pour iin pour obtenir
(82)
La résistance d'entrée, Rin = vin/iin, se trouve en divisant l’équation (81) par l’équation (82) avec le résultat,
(83)
RG est la seule inconnue dans cette équation, afin que nous puissions résoudre pour obtenir,
(84)
Le gain actuel est
(85)
Nous pouvons maintenant utiliser les équations dérivées plus tôt avec l'observation que RS - RS2 = RS1 afin de résoudre pour le gain actuel.
(86)
Le gain de tension est
(87)
Notez que le dénominateur dans l’équation (84) est plus grand que le numérateur, ce qui montre que RG <(Rin-RS2). Cela prouve qu’une grande résistance d’entrée peut être atteinte sans avoir le même ordre de grandeur que RG.
