Jump to TINA Main Page & General Information 

• Verilog Simulation
• Verilog-A & AMS ulationêwekarî
• VHDL Simulation
• Simulasyona VHDL-AMS
• SystemC Simulasyon

SystemVerilog berfirehkirina zimanê danasîna hardware ya Verilog e, ku di TINA de jî tê de ye.
Di TINA de SystemVerilog bixweber ji SystemC re tê wergerandin ku dikare bi MS Visual Studio re kodek pir bilez û xweşbîn peyda bike. Hûn dikarin di peldanka Examples\HDL\SystemVerilog ya TINA de çend mînakên çerxê bibînin.

Mînak SystemVerilog: