Jump to TINA Main Page & General Information 

• Verilog-A & AMS ulationêwekarî
• SystemVerilog Simulation
• VHDL Simulation
• Simulasyona VHDL-AMS
• SystemC Simulasyon

TINA jî pîşesaziya pergala Verilog dîjîtal a hêzdar e. Baweriya Verilog bi compared to VHDL ku ew hîn dibe ku hîn bibin û fêm bikin, lêbelê hin taybetmendiyên li VHDL hene.

TINA dikare modela Verilog û beşên dî dîjîtal ên ji bo VHDL-kodê synthesizable û bi karanîna Xilinx's Webpack bikar bînin, hûn dikarin pelê piçûk bitikînin ku pêvajoya pêşniyazkirina berbiçav bikin û hingê wê bikişînin ew li qiraxên FPGA Xilinx.

Di çarçoveya jêrîn de di çarçoveya navîn a VHDL û Verilog de tê bikaranîn.

Beşek damezirandî heman heman e, tenê kodên di macro cuda hene.

Hûn dikarin du caran li VHDL an Verilog macro bike û binivîse Macro bike ku hûn agahdariya tevahî temaşe bikin û kodê biguherînin eger hûn dixwazin:

Parçeyên girîng hewce ne pir wekhev e:

Heke di navenda analîzê de Analiya Demjimêrê Bijîşk dakêşin. Di rêza jêrîn de dê bisekinin:

Hûn dikarin bibînin ku hemî modela ji hêla nîşanên derheqê veguhastin e.