VHDL Bêguman li TINA di hemî versiyonan de

Here ser Rûpela Sereke & Agahdariya Giştî ya TINA

VHDL (VHSIC (Cirkîtên Pirzimanî ya Pirzimanî) Zimanek pirtûka Navnetewî) zimanek IEEE-pirtirkêmtirîna pergalê ya standardî ye ku zimanên bi elektrîkê yên ku ji ber çêbûnê çêbikin û şixulên xwe bişkînin û kar dikin.

TENÊN TINA 7 û hêja jî niha amûrek pergala VHDL ya dîplomantal a hêzdar e. Her yek di çarçoveya dîjîtal de di TINA de dikare bixweberek VHDL veguherîn û wekî designa VHDL tête analîz kirin. Herweha, hûn dikarin li ser VHDL-ê gelek pisîkên berbiçav binirxînin û beşên xwe yên VHDL-dezgehên pargîdan û pergala xwe binirxînin. Baweriya mezin ya VHDL ne tenê ew e ku ew standardek IEEE e, lê dibe ku bi cîhazên mantîk ên bernameyên wekî FPGA û CPLD ve têne xuya kirin.

TINA dikare code VHDL synthesizable gel yên ku bi file UCF rêdikirin eger Çêneke Cyborg code synthesizable ku di / menu Options Analysis set diafirînin. Hûn dikarin ji VHD afirandin û files UCF bi "Create VHD & UCF File" Fermana di pêşeka T & M xilas bike. Hûn dikarin van pelan bi kargêrka belaş a Xilinx Webpack-ê bixwînin, pelê bit-stream ku pêkanîna sêwiranê vedibêje hilberînin û dûv re jî li çîpên Xilinx FPGA bar bikin.

Nimûne: Di çarçoveya jêrîn de dijwar e, di VHDL de hatiye diyarkirin.

Running Analysis / Dijmeya VHDL ya dîplomasyonê, dagire jêrîn dide dide:

Heke hûn li ser bloka Counter-TINA li du-ê-ê binivîse û banga Enter Enter Macro bike, hûn dikarin bibînin ku Koda VHDL tê definin Counter:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;