Simulasyona VHDL-AMS

Simulasyona VHDL-AMS di TINA de di hemî guhertoyan de tê de heye

Here ser Rûpela Sereke & Agahdariya Giştî ya TINA

VHDL Simulation
Verilog Simulation
Verilog-A & AMS ulationêwekarî
SystemVerilog Simulation
SystemC Simulasyon

VHDL-AMS berfirehkirina zimanê danasîna hardware VHDL ye, ku di TINA de jî tê de ye. Tê de ye Analog û Mixed-Spêvekên îgnal (AMS) ji bo zimanê tenê dîjîtal VHDL ji bo simulasyona pergalên analog û sînyala tevlihev. Hûn dikarin di peldanka Nimûne\HDL\VHDL-AMS ya TINA de çend mînakên çerxê bibînin.