TINACloud Дижитал VHDL Simulation

VHSL (VHSIC (Very High Speed Integrated Circuits) Техник хангамжийн тайлбар толь хэл) нь дизайнерууд өөрсдийн хиймэл схем, системийг бүтээхээс өмнө загвар зохион бүтээгчийн хэрэглэдэг IEEE-ийн стандарт хэллэг юм.

TINACloud одоо хүчирхэг дижитал VHDL загварчлалын хөдөлгүүрийг багтаасан болно. TINACloud дахь аливаа дижитал хэлхээг VHDL кодыг автоматаар хөрвүүлж, VHDL загвар болгон задлан шинжлэх боломжтой. Нэмж дурдахад та VHDL-д байгаа өргөн хүрээний техник хангамжид дүн шинжилгээ хийж, өөрийн дижитал эд анги, тоног төхөөрөмжийг VHDL-д тодорхойлох боломжтой. VHDL-ийн давуу тал бол зөвхөн IEEE стандарт төдийгүй FPGAs, CPLD зэрэг програмчлагдсан логик төхөөрөмжүүдэд автоматаар хэрэгжих боломжтой юм.

TINACloud нь Analysis / Options цэсэнд Generate synthesizable code үүсгэх хайрцгийг тохируулсан бол холбогдох UCF файлын хамт нэгтгэх боломжтой VHDL кодыг үүсгэх боломжтой. Та үүсгэсэн VHD болон UCF файлуудыг T&M цэс дэх "Create VHD & UCF File" командыг ашиглан хадгалах боломжтой. Та эдгээр файлуудыг Xilinx-ийн үнэгүй хэрэгсэл болох Webpack-тэй уншиж, дизайны хэрэгжилтийг тайлбарласан bit-stream файлыг үүсгээд дараа нь Xilinx FPGA чипсэд байршуулж болно.

Жишээ: Дараах хэлхээг VHDL-д тодорхойлсон.

Зураг дээр дарж TINACloud ашиглан онлайн симуляцийг ажиллуулаарай

Дүн шинжилгээ / Дижитал VHDL симуляци нь дараах диаграмыг өгдөг:

Хэрэв та "Counter" блокыг дараад HDL мөрөнд… товчлуур дээр дарвал тоолуурыг тодорхойлсон VHDL кодыг харж болно.

номын сан ieee; ieee.std_logic_1164.all ашиглах; ieee.std_logic_arith.all ашиглах; -------------------------------------------------- - ENTITY тоолуур нь порт (цаг: std_logic; тодорхой: std_logic; QA, QB, QC, QD: out std_logic); END тоолуур; -------------------------------------------------- - тоолуурын ARCHITECTURE behv бол Pre_Q дохио: unsigned (3 доошоо 0); BEGIN - тоологч үйл явцын зан үйлийн тодорхойлолт (цаг, тодорхой) нь тодорхой байвал = = 1, дараа нь Pre_Q <= "0000" эхэлнэ; elsif (цаг = '1' ба цаг хугацаа), дараа нь QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; төгсгөл бол; дуусах үйл явц; Төгсгөл behv;

TINA-д VHDL кодыг өөрчилж, нөлөөг шууд үзээрэй.

Мөрийг өөрчлөх Pre_Q <= Pre_Q + 1; дээрээс Pre_Q <= Pre_Q + 2; харилцан яриа хаах.