TINACloud Дижитал VHDL Simulation

VHSL (VHSIC (Very High Speed Integrated Circuits) Техник хангамжийн тайлбар толь хэл) нь дизайнерууд өөрсдийн хиймэл схем, системийг бүтээхээс өмнө загвар зохион бүтээгчийн хэрэглэдэг IEEE-ийн стандарт хэллэг юм.

TINACloud now include a powerful digital VHDL simulation engine. Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can analyze the wide range of hardware available in VHDL and define your own digital components and hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINACloud can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.

Жишээ: Дараах хэлхээг VHDL-д тодорхойлсон.

Зураг дээр дарж TINACloud ашиглан онлайн симуляцийг ажиллуулаарай

Дүн шинжилгээ / Дижитал VHDL симуляци нь дараах диаграмыг өгдөг:

If you click the “Counter” block and in the HDL line press the … button you can see the VHDL code defining the Counter

номын сан ieee; ieee.std_logic_1164.all ашиглах; ieee.std_logic_arith.all ашиглах; -------------------------------------------------- - ENTITY тоолуур нь порт (цаг: std_logic; тодорхой: std_logic; QA, QB, QC, QD: out std_logic); END тоолуур; -------------------------------------------------- - тоолуурын ARCHITECTURE behv бол Pre_Q дохио: unsigned (3 доошоо 0); BEGIN - тоологч үйл явцын зан үйлийн тодорхойлолт (цаг, тодорхой) нь тодорхой байвал = = 1, дараа нь Pre_Q <= "0000" эхэлнэ; elsif (цаг = '1' ба цаг хугацаа), дараа нь QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; төгсгөл бол; дуусах үйл явц; Төгсгөл behv;

TINA-д VHDL кодыг өөрчилж, нөлөөг шууд үзээрэй.

Мөрийг өөрчлөх Pre_Q <= Pre_Q + 1; дээрээс Pre_Q <= Pre_Q + 2; харилцан яриа хаах.