Дижитал Verilog симуляци

Дижитал Verilog Электрон хэлхээний симуляци

Jump to TINA Main Page & General Information

TINA нь хүчирхэг дижитал Verilog симуляцийн хөдөлгүүрийг агуулдаг. Verilog-ийн давуу тал нь VHDL-ийг харьцуулахад VHDL-ийн илүү олон онцлог шинж чанаруудтай байдаг.

TINA нь Verilog загвар болон бусад дижитал бүрдлүүдийг синтезлэх боломжтой VHDL кодыг хөрвүүлж, Xilinx-ийн Webpack програм хангамжийг ашиглан, дизайныг хэрэгжүүлж буй бит дамжуулах файлыг үүсгэж дараа нь Xilinx FPGA чип дээр байршуулж болно.

Дараахь хэлхээг VHDL болон Verilog-ыг ашиглан бүх нэмэлт хэлхээг харьцуулсан болно.

Схемийн хэсэг нь адилхан, зөвхөн макрон дээрх кодууд өөр байдаг.

Та VHDL эсвэл Verilog макрог дээр дарж давхарлаж чадна. Дараа нь Enter товчлуурыг дарж дэлгэрэнгүй мэдээллийг харж, кодыг засах хэрэгтэй.

Үндсэн хэсэг нь маш төстэй байдаг.

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Хэрэв дүн шинжилгээ хийх цэснээс Дижитал цаг хугацааны анализыг ажиллуулбал. Дараах диаграмм гарч ирнэ:

Хоёр загвараас гарсан гаралтын дохионууд яг адилхан болохыг харж болно.